กระดาษ CMU-Intel ที่คุณอ้างถึงแสดงให้เห็น (หน้า 5) ว่าอัตราความผิดพลาดขึ้นอยู่กับจำนวนชิ้นส่วน / วันที่ผลิตของโมดูล DRAM และแตกต่างกันไปตามปัจจัย 10-1000 นอกจากนี้ยังมีข้อบ่งชี้บางอย่างว่าปัญหาเกิดขึ้นน้อยมากในชิปที่ผลิตเมื่อเร็ว ๆ นี้ (2014)
หมายเลข '9.4x10 ^ -14' ที่คุณอ้างถึงถูกใช้ในบริบทของกลไกการลดทอนทางทฤษฎีที่เสนอชื่อว่า "PARA" (ซึ่งอาจคล้ายกับกลไกการบรรเทาที่มีอยู่ pTRR (หลอกเป้าหมายการรีเฟรชแถวเป้าหมาย)) และไม่เกี่ยวข้องกับของคุณ คำถามเนื่องจาก PARA ไม่มีส่วนเกี่ยวข้องกับ ECC
กระดาษ CMU-Intel แผ่นที่สอง (หน้า 10) กล่าวถึงผลกระทบของอัลกอริธึม ECC ที่แตกต่างกันในการลดข้อผิดพลาด (ปัจจัย 10 ^ 2 ถึง 10 ^ 5 อาจมีมากขึ้นด้วยการทดสอบหน่วยความจำที่ซับซ้อนและ "การ์ดป้องกัน")
ECC เปลี่ยนการใช้ประโยชน์จาก Row Hammer เป็นการโจมตีแบบ DOS อย่างมีประสิทธิภาพ ข้อผิดพลาด 1 บิตจะได้รับการแก้ไขโดย ECC และทันทีที่ตรวจพบข้อผิดพลาด 2 บิตที่ไม่สามารถแก้ไขได้ระบบจะหยุด (สมมติว่า ECC SECDED สองครั้ง)
วิธีแก้ไขคือซื้อฮาร์ดแวร์ที่รองรับ pTRR หรือ TRR ดูโพสต์บล็อกปัจจุบันจากซิสโก้เกี่ยวกับแถวค้อน อย่างน้อยผู้ผลิตบางรายดูเหมือนจะมีหนึ่งในกลไกการบรรเทาเหล่านี้ที่สร้างไว้ในโมดูล DRAM ของพวกเขา แต่ให้ซ่อนอยู่ลึกในสเป็คของพวกเขา ในการตอบคำถามของคุณ: ถามผู้ขาย
อัตราการรีเฟรชที่เร็วขึ้น (32 มิลลิเซคอนแทนที่จะเป็น 64 มิลลิวินาที) และการขัดจังหวะของ Patrol Scr ก้าวร้าวช่วยเช่นกัน แต่จะส่งผลต่อประสิทธิภาพ แต่ฉันไม่รู้ฮาร์ดแวร์ของเซิร์ฟเวอร์ที่อนุญาตให้ปรับพารามิเตอร์เหล่านี้ได้จริง
ฉันเดาว่าคุณไม่สามารถทำอะไรได้มากมายในด้านระบบปฏิบัติการยกเว้นการยกเลิกกระบวนการที่น่าสงสัยด้วยการใช้งาน cpu สูงอย่างต่อเนื่องและแคชที่สูง