หน่วยความจำแฟลชปัจจุบันทำในเมตรกระบวนการ เนื่องจากเซลล์นั้นเป็นเพียงแค่ทรานซิสเตอร์หนึ่งตัวสิ่งนี้นำไปสู่อย่างน้อยต่อเซลล์ 3.6 ∗ 10 - 16 m 219nm=1.9∗10−83.6∗10−16m2
ในซิลิกอนระยะทางระหว่างอะตอมเป็นเรื่องเกี่ยวกับเมตร ทำให้พื้นที่ที่อะตอมหมกมุ่นอยู่กับเรื่อง 25 ∗ 10 - 20 m 22.35∗10−10m5∗10−20m2
ตอนนี้คุณต้องเห็นว่าแต่ละเซลล์เป็นวัตถุสามมิติซึ่งนำไปสู่อะตอมต่อเซลล์106
เหมาะกับ ...
โปรดทราบว่าตัวเลขข้างต้นเป็นการประมาณค่าโดยไม่สนใจวัสดุผสม ฯลฯ
ตอนนี้ให้ดูขนาดพื้นที่ของชิป 64 Gbit มีเซลล์ประมาณตัว ถ้าเป็นสี่เหลี่ยมจัตุรัสมันจะมีเซลล์ประมาณต่อแถว อ๊ะนั่นคืออย่างน้อย 2.5 ∗ 10 5 2 ∗ 2.5 ∗ 10 - 8 ∗ 10 5 = 5 ∗ 10 - 3 m = 5 m m7∗10102.5∗1052∗2.5∗10−8∗105=5∗10−3m=5mm
สำหรับการ์ด 32GB เราต้องการ 4 ชิ้นจากนั้น ดังนั้นใช่พวกเขาอาจจะซ้อนกัน
ด้วยการรวมที่สูงขึ้นที่คาดไว้อาจจะลดลงถึงกระบวนการ 10nm และการซ้อนสามมิติของทรานซิสเตอร์ภายในชิปดูเหมือนว่าขนาดปริมาตรจะลดลงประมาณสิบเท่าภายในหนึ่งหรือสองปี