ออสซิลโลสโคปดิจิตอลทำอย่างไรให้ได้อัตราตัวอย่างสูงเช่นนี้

33

จากมุมมองของการเก็บข้อมูลสิ่งนี้บรรลุได้อย่างไร หากฉันต้องการใช้อุปกรณ์ดิจิตอลที่ผลิตเองในบ้านเพื่อจับสัญญาณอะนาล็อกความถี่สูงตัวเลือกของฉันคืออะไร จนถึงตอนนี้ฉันแค่คิดไอเดียที่ไร้ประโยชน์สำหรับการออกแบบ!

ใช้ไมโครโปรเซสเซอร์ PIC อัตราการสุ่มตัวอย่าง A / D ในซีรีย์ 18f ที่ฉันเชื่อว่าเป็นไปตามลำดับ 1Mhz ที่ความแม่นยำ 10 บิตถ้าฉันถูกต้อง (?) และฉันไม่สามารถจินตนาการได้ว่าชิป A / D เฉพาะ ดีกว่ามากเท่าไหร่ขอบเขตสมัยใหม่จะบรรลุความถี่ใน GHz ได้อย่างไร

analog sampling

— CL22
แหล่งที่มา

8

โดยทั่วไปแล้ว FPGAs หรือหน่วยประมวลผลอื่น ๆ จะถูกใช้เพื่อให้สามารถจัดการข้อมูลจำนวนมากจาก ADC ภายนอก ไม่มีทางที่ PIC จะสามารถจัดการกับมันได้

— Kellenjb

ขอบคุณสำหรับคำตอบและความคิดเห็นของทุกคนการเลือกที่ดีที่สุดนั้นยากทั้งหมดรวมกันตอบคำถามของฉันได้ดีมาก!

— CL22

12

รายการระดับ DSO Rigol 1052E (อันที่ฉันเป็นเจ้าของและ 100 MHz สามารถเปลี่ยนซอฟต์แวร์ได้) ใช้ Analog Devices AD9288 นี่คือ ADC แบบสองช่องสัญญาณที่มีเอาต์พุตและตัวอย่างแบบขนาน 8 บิตที่ 40 หรือ 100 ล้านตัวอย่างต่อวินาที (ขึ้นอยู่กับความเร็วของชิป) ถึงแม้ว่า Rigol จะเป็นตัวอย่าง 1 กิ๊กต่อวินาทีดังนั้นฉันไม่แน่ใจว่าพวกเขาจะทำมัลติเพล็กซ์เหล่านี้หรือสิ่งที่ให้ตัวอย่าง 10x ของชิปเดียวกับพวกเขา

AD9288 มีตัวแปลงไปป์ไลน์แบบ bit-per-stage สำหรับ 5 MSB บิตและใช้แฟลช 3 บิตสำหรับ 3 LSB สุดท้าย สิ่งนี้สมเหตุสมผลเนื่องจากขนาดที่สูงกว่าควรง่ายกว่าในการแปลงอย่างรวดเร็วด้วยท่อ เมื่อความเร็ว ADC ของคุณเพิ่มขึ้นจำนวนบิตที่สุ่มตัวอย่างผ่านการแปลง Flash จะเพิ่มขึ้นตามที่ steven กล่าว

— โจ
แหล่งที่มา

11

พวกเขามีชิปเหล่านี้ 5 เท่า (โอเวอร์คล็อกเกินพิกัดถึง 100 เมกะเฮิร์ตซ์) และพวกเขาทำการแลกเปลี่ยนที่แม่นยำผ่าน CPLD ซึ่งคุณสามารถลดการหน่วงเวลาลงเป็น picoseconds

— BarsMonster

1

นั่นทำให้รู้สึก มีความสามารถ 1 Gs / s พร้อมช่องสัญญาณเดียวโดยใช้ 5x2 ช่องทางสำหรับ 10 ตัวอย่างออฟเซ็ต เมื่อคุณไปดูอัลแชนเนลจะลดลงถึง 2x500Ms / s โดยแต่ละช่องจะได้รับ 1/2 ของชิปทั้ง 5 ตัว

— Joe

18

ผมเข้าใจพวกเขาใช้แฟลช ADCs สิ่งเหล่านี้มีความได้เปรียบที่การแปลงเป็นแบบทันทีในขณะที่ SA (การประมาณต่อเนื่อง) ADCs เช่นที่ใช้ในไมโครคอนโทรลเลอร์ส่วนใหญ่ทำอัลกอริทึมที่ต้องใช้หลายขั้นตอน ข้อเสียของ Flash ADCs คือพวกเขาค่อนข้างหนักบนฮาร์ดแวร์ (ADC 8 บิตมี 255 comparators) แต่ขอบเขตส่วนใหญ่ไม่มีความละเอียดสูงมาก (ขอบเขตอะนาล็อกมักจะถูกต้อง 3% ซึ่งแปลเป็น 5 บิต)

— stevenvh
แหล่งที่มา

อีกวิธีที่ฉันได้อ่านคือทำการข้ามระหว่าง ADC แฟลชกับวิธีที่ต่อเนื่องกัน ครั้งเดียวสามารถบรรลุการแปลง 10 บิตโดยใช้แฟลช ADC 6 บิตและ DAC 6 บิต; ADC แฟลชถูกใช้ครั้งแรกเพื่อแบ่งช่วงอินพุตเป็น 64 subranges หลังจากนั้น DAC จึงตั้งค่าช่วงแรงดันไฟฟ้าอนาล็อกของ DAC ไปที่ด้านบนและด้านล่างของช่วงที่อยู่ใน (ในทางทฤษฎีแล้วสามารถแปลง 12 บิตได้ด้วยวิธีนั้น แต่ การได้รับสิ่งที่แม่นยำอาจเป็นเรื่องยาก) ดังนั้นผู้ผลิต IIRC จึงใช้แฟลช ADC หนึ่งบิตมากกว่าที่จำเป็นในทางทฤษฎี

— supercat

อีกวิธีหนึ่งที่เป็นไปได้แม้ว่าฉันไม่รู้ว่ามีใครใช้มันหรือไม่ก็คือการออกแบบชิปที่มี ADC ที่ช้ากว่าหลาย ๆ อันในนั้นและให้พวกเขาสุ่มตัวอย่างอินพุทเป็นระยะ หนึ่งอาจต้องการ 500,000,000 การแปลง / วินาที แต่มีแนวโน้มว่าจะไม่จำเป็นต้องได้รับการแปลงใด ๆ ภายใน 2ns ของเมื่อสัญญาณมาถึง; ชิปที่มี 10 ADC แต่ละตัวใช้เวลา 20ns สำหรับการแปลงจะทำงานได้ดีอาจจะง่ายกว่าการสร้างมากกว่าหนึ่งที่สามารถทำการแปลงเดี่ยวใน 2ns ไม่แน่ใจว่าใช้วิธีการนั้นมากน้อยเพียงใด

— supercat

9

Jodes ความคิดเห็นของคุณบอกว่าคุณได้รับคำตอบ แต่มีวิธีแก้ไขมากกว่า Flash ADC ดูหมายเหตุการใช้งานของ Agilent " เทคนิคเพื่อให้บรรลุแบนด์วิดธ์ของ Oscilloscope มากกว่า 16 GHz " ฉันเคยทำงานในมหาวิทยาลัยนั้น (แต่ไม่ได้อ้างว่ามีประสบการณ์เกี่ยวกับขอบเขตโดยละเอียด) Agilent ใน Colorado Springs เป็นศูนย์กลางความรู้ระดับโลกที่เกี่ยวข้องกับการประมวลผลสัญญาณแบบหลายกิกะเฮิร์ตซ์ พวกเขาใช้โซลูชั่น 32GHz มานานหลายปีและเพิ่งเริ่มจัดส่งเมื่อปีที่แล้ว โพรบและไมโครอิเล็กทรอนิคส์ที่ใช้ในการประมวลผลสัญญาณนั้นซับซ้อนมาก ดูคลังเอกสารทั้งหมดที่เกี่ยวข้องกับ Infiniium 90000 X-Series ประสิทธิภาพสูงของออสซิลโลสโคป DSO และ DSA ของ Agilent Google มัน - URL นั้นน่าเกลียดและฉันไม่แน่ใจว่าพวกเขามีลิงก์ถาวรไปยังหน้าห้องสมุด คุณอาจต้องการดูสิทธิบัตรที่เกี่ยวข้อง

— tbc0
แหล่งที่มา

8

Oscilloscope ผลิตโฆษณาด้วย 'อัตราการสุ่มตัวอย่างที่เทียบเท่า' นี่ไม่ใช่อัตราการสุ่มตัวอย่างสด นี่คืออัตราการสุ่มตัวอย่างที่กระทำโดยใช้ตัวอย่างของช่วงเวลาต่าง ๆ และทำการสุ่มตัวอย่างในช่วงเวลาที่แตกต่างกันของสัญญาณ การรวมสิ่งเหล่านี้เข้าด้วยกันและคุณจะได้รับ ดังนั้นถ้าคุณมี ADC 100MSPS และทำเช่นนี้ 10 ครั้ง (แย่จริงๆ!) คุณจะได้รับ 1GSPS

สิ่งนี้ไม่ดีเพราะถือว่าสัญญาณของคุณเป็นระยะซึ่งไม่ได้เป็นตลอดเวลา

สิ่งที่สำคัญของออสซิลโลสโคปคืออัตราการสุ่มตัวอย่าง 'นัดเดียว' นอกจากนี้ยังเป็นฟังก์ชั่นที่คุณน่าจะใช้ (เช่นการตอบสนองขั้นตอน) หรือดูรูปคลื่นที่ไม่เต้น มันแสดงให้เห็นว่าฮาร์ดแวร์มีความสามารถไม่ใช่ซอฟต์แวร์ 'ขัด' สามารถใช้ฮาร์ดแวร์ร่วมกันเช่นใช้ ADC ความเร็วสูงหลายตัวและเวลาที่สัญญาณ 'เริ่มการแปลง' ในเวลาที่เหมาะสม นี่เป็นเหตุผลว่าทำไมขอบเขตบางอย่างจะมีอัตราตัวอย่างสูงกว่าในโหมดช่องสัญญาณเดียวมากกว่าในช่องสัญญาณคู่ ซีรีย์ PIC18 ทั่วไปของคุณมีเพียง 1 ตัวแปลง ADC แต่มีหลายช่องทาง (ทำด้วย MUX แบบอะนาล็อก)

นอกจากนี้ชิป ADC ทุ่มเทสามารถมาก, มากได้เร็วขึ้น 100MSPS ไม่น่าแปลกใจที่จะค้นหา ลองดูที่นี่โฆษณาระดับชาติเป็นความเร็วสูงพิเศษ ฉันไม่รู้ว่ามันทำงานอย่างไรฉันเห็น 3GSPS ที่ใช้การแทรกภายใน

http://www.national.com/en/adc/ultra_high_speed_adc.html

— ฮันส์
แหล่งที่มา

นี่สมควรได้รับการโหวตมากขึ้น - DSO อนุญาตให้ฝ่ายการตลาดมีความคิดสร้างสรรค์มากเกินไปเมื่อเทียบกับขอบเขตแบบอะนาล็อก

— John U

4

วันนี้ราคาไม่แพง 1 GS / s ขอบเขตทำตัวอย่างในเวลาจริงตามอัตราจริงในโหมดช่องสัญญาณเดียว - คำตอบอื่น ๆ อธิบายว่าทำได้อย่างไรโดยใช้ ADCs ที่มีเฟสหลายเฟสพร้อมแบนด์วิดท์สูงกว่าอัตราการแปลงของพวกเขา

— Chris Stratton

ฉันไม่คิดว่ามีสเป็คที่สร้างสรรค์เกือบเท่าคำตอบนี้บอกเป็นนัย Rigol เพื่อยกตัวอย่างเพียงอย่างเดียวไม่ได้โฆษณา "อัตราการสุ่มตัวอย่างที่เท่าเทียมกัน" ในขอบเขตต่ำสุดของพวกเขาเพราะพวกเขาไม่ได้มีการสุ่มตัวอย่างเวลาเท่ากัน ชัดเจนมากว่าอัตราที่ให้นั้นเป็นอัตราแบบเรียลไทม์และเปรียบเทียบกับอัตราแบบเรียลไทม์ของขอบเขตของคู่แข่ง

— Curt J. Sampson

8

Rigol 1052E ดังที่โจกล่าวไว้เป็นตัวอย่างที่ดีของวิธีการทำสิ่งนี้อย่างมีประสิทธิภาพและประหยัด มันใช้กอง ADC อิสระซึ่งทั้งหมดมีอัตราการสุ่มตัวอย่างที่ช้ากว่าและแยกออกจากกัน ด้วยวิธีนี้กลุ่มตัวอย่างจะถูกดึงออกมาจาก ADC แต่ละอันในลักษณะของ Round-Robin

เห็นได้ชัดว่าเวลาของคุณจะต้องแม่นยำเป็นพิเศษเพื่อที่จะทำเช่นนี้และปรากฏว่า 1025E ใช้ PLD เพื่อทำเช่นนั้น - และเนื่องจากบอร์ดเดียวกันยังมี FPGA ที่เกี่ยวข้องกับการประมวลผลสัญญาณขาเข้าปรากฏว่า PLD (ซึ่งมีประสิทธิภาพน้อยกว่า แต่มีการกำหนดเส้นทางภายในที่คาดเดาได้มากขึ้น) ถูกเพิ่มเข้ามาเนื่องจากความสามารถในการสร้างและประมวลผลสัญญาณด้วยเวลาที่แม่นยำมาก

— tylerl
แหล่งที่มา

3

พวกมันแทรกหลาย ๆ adcs ด้วยนาฬิกาที่อยู่นอกเฟสเล็กน้อยซึ่งกันและกันทำให้ได้อัตราตัวอย่างที่ 5 เท่าของชิปตัวเดียว นอกจากนี้สำหรับสัญญาณเป็นระยะมีกลอุบายที่ขอบเขตสมัยใหม่จำนวนมากใช้ซึ่งมีนาฬิกาสุ่มตัวอย่างที่อยู่นอกเฟสเมื่อสัญญาณถูกวัดดังนั้นในตัวอย่างต่อเนื่องจะมีส่วนต่าง ๆ ของรูปคลื่น ตัวอย่างแม้ว่าในรอบที่แตกต่างกันของรูปคลื่นนั้น จากนั้นหลังจากที่มีการเก็บตัวอย่างเพียงพอพวกเขาสามารถสร้างสัญญาณใหม่ได้หากพวกเขาสามารถกำหนดความถี่พื้นฐานของรูปแบบของคลื่นที่วัดได้ (ทำได้ง่ายกว่ามาก) ทำให้รู้สึก?

— Donald Murray
แหล่งที่มา