ฉันทำงานกับ fpgas มาหลายปีและใช้งานซิงโครนัสรีเซ็ตทุกส่วน (ต้องใช้) ในวงจรของฉัน ช่วยให้วงจรถูกรีเซ็ตทั่วโลกในรอบสัญญาณนาฬิกาที่กำหนด
อย่างไรก็ตามมีคนบอกฉันว่าในวงจร ASIC ผู้คนมักจะใช้การรีเซ็ตแบบอะซิงโครนัสทุกที่ ฉันสงสัยว่าทำไมและถ้าเป็นเช่นนั้นในการออกแบบ fpga บางอย่างเช่นกัน ฉันชอบที่จะได้ยินความคิดเห็นมืออาชีพ
ขอบคุณ
คำตอบ:
ดูเหมือนจะมีมุมมองมากมายในอันนี้
การยืนยันแบบอะซิงโครนัสการหลอกลวงแบบซิงโครนัสกล่าวกันว่าเป็นการปฏิบัติที่ดี สิ่งนี้จะช่วยหลีกเลี่ยงปัญหาของนาฬิกาที่ไม่ได้ทำงาน (หรือทำงานช้าเกินไปที่จะจับสัญญาณการรีเซ็ต) เมื่อทำการยืนยันแบบซิงโครนัส
คุณจะใช้ตัวซิงโครไนซ์รีเซ็ต (FFs สองตัว) กับเอาท์พุทที่เชื่อมโยงกับส่วนที่เหลือของการออกแบบรีเซ็ต:
การถกเถียงกันสองสามครั้ง:
Async และการรีเซ็ตการตั้งค่า
ตัวอักษร On Sync และ Async Resets
ฉันชอบการรีเซ็ตแบบอะซิงโครนัสมากกว่าการรีเซ็ตแบบซิงโครนัสด้วยเหตุผลสองสามประการ (โดยไม่เรียงตามลำดับ):
ท้ายที่สุดฉันไม่คิดว่าปัญหาใด ๆ เหล่านี้จะเป็น show-stoppers แต่แน่นอนว่าพวกเขาจะมีส่วนร่วมอย่างมากในการรีเซ็ตแบบอะซิงโครนัสบน ASIC
การรีเซ็ตแบบอะซิงโครนัสพร้อมการยกเลิกการยืนยันแบบซิงโครนัสทำได้ดีมาก ดังที่ได้กล่าวไว้ข้างต้นชุดรีเซ็ต async มีขนาดเล็กลงและไม่จำเป็นต้องใช้นาฬิกาเพื่อให้แน่ใจว่ามีการรีเซ็ตดังนั้นคุณสามารถบังคับให้ชิ้นส่วนเข้าสู่การรีเซ็ต (โดยปกติจะเป็นสถานะที่รู้จักและใช้พลังงานต่ำ) เมื่อรีเซ็ต
หากคุณต้องการที่จะขุดลึกลงไปในนี้คุณอาจอ่านเอกสารของคัมมิงเกี่ยวกับเรื่องนี้โดยเฉพาะ:
http://www.sunburst-design.com/papers/CummingsSNUG2003Boston_Resets.pdf
ไชโย
อีกวิธีหนึ่งซึ่งดูเหมือนจะปลอดภัยกว่าวิธีการ 'async assert / sync release' ก็คือจะต้องมีตัวตรวจจับการรีเซ็ตแบบอะซิงโครนัส (มากเท่าที่อธิบายที่อื่นด้วย asynchronous 'assert' และ 'การปล่อยแบบซิงโครนัส') แต่มีผลลัพธ์จาก ที่ประตูอุปกรณ์ I / O ที่หันออกไปด้านนอกโดยไม่ต้องรีเซ็ตอะไรแบบอะซิงโครนัส (นอกเหนือจากสลักในตัวตรวจจับ) หากใช้เครื่องตรวจจับการรีเซ็ตแบบอะซิงโครนัสสองเครื่องหนึ่งเครื่องสำหรับ I / O บรรทัดและเครื่องหนึ่งเพื่อป้อนเครื่องตรวจจับการตั้งค่าซิงโครนัสและหากมีการออกแบบเครื่องหนึ่งสำหรับสาย I / O เพื่อให้สามารถ Tripping ได้ด้วยพัลส์รีเซ็ต เดินทางไปยังเครื่องตรวจจับหลักซึ่งอาจหลีกเลี่ยงได้แม้จะมีข้อผิดพลาดของเอาต์พุตในกรณีที่จะไม่รีเซ็ต CPU โปรดทราบว่าหากทำสิ่งนี้ชีพจรการรีเซ็ตความยาวที่ถูกต้องตามกฎหมายจะรีเซ็ตเอาต์พุตแบบอะซิงโครนัส
อีกสิ่งที่ควรพิจารณาคือระบบมักจะมีการลงทะเบียนบางอย่างซึ่งไม่ควรได้รับผลกระทบจากการรีเซ็ต หากการรีเซ็ตแบบอะซิงโครนัสสามารถตีวงจรที่เขียนไปยังรีจิสเตอร์เหล่านั้นอาจเป็นไปได้สำหรับการรีเซ็ตพัลส์ซึ่งมาถึงในเวลาที่ผิดเพื่อปิดการลงทะเบียนเหล่านั้นแม้ว่ามันจะเป็นพัลส์ ตัวอย่างเช่นหากรหัสกำลังพยายามเขียนไปยังที่อยู่ 1111 และการรีเซ็ต async ซึ่งมาถึงก่อนที่สัญญาณพัลส์ของนาฬิกาจะบังคับให้หนึ่งในที่อยู่นั้นเลื่อนไปที่ศูนย์เช่นเดียวกับที่พัลส์นาฬิกามาถึงซึ่งอาจทำให้เกิดการเขียนผิดพลาด ใครสามารถใช้หลายเส้นรีเซ็ตภายในกับ combinatorial ความล่าช้าเพื่อให้แน่ใจว่าการลงทะเบียนการเขียนถูกปิดใช้งานก่อนที่จะถูกปิดกั้นที่อยู่โดยใช้ตรรกะการรีเซ็ตภายในแบบซิงโครนัสหลีกเลี่ยงปัญหาโดยสิ้นเชิง
BTW นี่คือวงจรที่แสดงแนวคิด ใกล้มุมซ้ายล่างจะมีอินพุตลอจิกสองตัวสำหรับรีเซ็ต หนึ่งจะสร้างชีพจรรีเซ็ต "สะอาด" และอื่น ๆ จะสร้างหนึ่งเหนอะจริง ๆ ไฟ LED สีเหลืองหมายถึงรีเซ็ตระบบหลัก cyan LED แสดงว่าเปิดใช้งาน I / O การกดปุ่มรีเซ็ตแบบใหม่จะทำให้ "รีเซ็ต" ทันทีของเอาต์พุต การกดปุ่มการตั้งค่า icky อาจทำให้การรีเซ็ตล่าช้าหรือปล่อยให้มันไม่ได้รับผลกระทบ (ในเครื่องจำลองไม่มีวิธีที่จะทำให้กรณี 'ปล่อยให้ไม่ได้รับผลกระทบ')
ในฐานะวิศวกรที่มีประสบการณ์ ( 3 ปีพร้อมการออกแบบ FPGA และระบบฝังตัว ) ฉันกำลังบอกคุณว่าคุณต้องตรวจสอบแผ่นข้อมูลและคู่มือผู้ใช้ของ FPGA มันไม่ใช่คำตอบง่ายๆ
คุณต้องออกแบบให้เหมาะกับประเภท FPGA ที่คุณเลือก FPGA บางตัวมีFlipFlopsที่ออกแบบมาเพื่อรีเซ็ต Async บางรุ่นถูกออกแบบมาเพื่อซิงค์รีเซ็ต
คุณต้องตรวจสอบคู่มือผู้ใช้ FPGA ว่าคุณใช้ FlipFlops ประเภทใด
Implementor / Mapper จะเลือกเส้นทางเฉพาะสำหรับการรีเซ็ตของคุณ ( รหัสสามารถเรียกใช้ที่ความถี่ที่สูงขึ้นและใช้พื้นที่น้อยลง ) ถ้าคุณจับคู่รหัสของคุณกับประเภทดั้งเดิม FPGA
การออกแบบของคุณจะทำงานในกรณีใด ๆแต่บางครั้ง FPGA Implementor จะออกนอกเส้นทางเพื่อให้การทำงานแบบลอจิกของคุณ ( เพิ่มลอจิกมากขึ้น ) แต่จะทำให้ความถี่สูงสุดลดลงและ / หรือทรัพยากร FPGA เพิ่มเติม
ตัวอย่าง: ทดสอบด้วยZYNQ ของ Xilinx ( FPGA ออกแบบมาสำหรับการรีเซ็ตแบบซิงก์ - ดูคู่มือผู้ใช้พื้นฐาน ) ด้วยการเปลี่ยนการรีเซ็ตจาก async เป็นการซิงค์ความถี่สูงสุดที่เสถียรจะเปลี่ยนจาก 220MHz เป็น 258MHzและดังนั้นฉันจึงผ่านมาร์จิ้นความถี่ของฉัน
นอกจากนี้ฉันอาจเพิ่มว่าผู้ดำเนินการไม่ทราบว่าสัญญาณนาฬิกาและการรีเซ็ตคืออะไร มันกำหนดพิน flipflop ให้สัญญาณโดย ORDER ไม่ใช่ตามชื่อ ดังนั้นใน FPGA บางตัวผู้ดำเนินการเลือกสัญญาณแรกหลังจาก "โพรเซส () เริ่มต้น" ใน VHDL เป็นนาฬิกาในบางครั้งเป็นการรีเซ็ตขึ้นอยู่กับว่า FPGA ตัวดำเนินการถูกตั้งค่าเป็น