2-ff synchronizer ให้การประสานที่เหมาะสมอย่างไร

การใช้ตัวซิงโครไนซ์แบบ 2-ff เป็นมาตรฐานสำหรับสัญญาณข้ามขอบเขตนาฬิกา และมีกระดาษ / ตัวเลขมากมายแสดงให้เห็นถึงกลไกเช่นนี้:

ดูเหมือนBCLKสามารถลิ้มลองชีพจรของADATครั้งเดียว (ที่สองขอบของการเพิ่มขึ้นBCLK ) ซึ่งเป็นสาเหตุที่ทำให้การส่งออกใน metastability bq1_dat วิธีการสามารถbq1_datลิ้มลอง "สูง" บนขอบนาฬิกาที่ใช้งานต่อไปหรือไม่

นอกเหนือจากคำถามของฉันฉันต้องการเพิ่มสิ่งที่ฉันคิดว่าสัญญาณจะผ่านไปยังโดเมนนาฬิกาอื่นได้อย่างปลอดภัย (สมมติว่า 2-FF นั้นเพียงพอต่อความต้องการ MTBF) โปรดแก้ไขฉันหากมีข้อผิดพลาด

ps: สถานะที่แพร่กระจายได้ไม่แสดง "รูปคลื่น" แต่เป็นระดับที่ไม่ใช่ '1' หรือ '0' รูปต่อไปนี้แสดงตัวอย่างของเอาต์พุต metastable

ร่างเดิมมาจากเอกสารประกอบการบรรยายสำหรับ EE108A บรรยาย 13: metastability และการประสานข้อมูลความล้มเหลว (โอ๊ยเมื่อดี flip-flop ไปแย่)โดย WJ Dally

คำตอบง่ายๆคือพวกเขาไม่ได้ทำด้วยตัวเอง synchroniser นั้นไม่ได้มีไว้เพื่อให้แน่ใจว่าข้อมูลได้รับการขัดจังหวะ แต่ให้แน่ใจว่าคุณไม่ได้ลงเอยด้วยสัญญาณ metastable ที่ส่งสัญญาณอื่น ๆ จำนวนมากและก่อให้เกิดปัญหา FF ที่สองในขณะที่แผนภาพแสดงให้เห็นถึงการจับเอาท์พุท FF แรก metastable และป้องกันไม่ให้มันเผยแพร่เพิ่มเติมผ่านการออกแบบ

มีสัญญาณหลายประเภทและวิธีรวมซิงเกอร์ของคุณจะขึ้นอยู่กับสัญญาณที่คุณกำลังพูดถึง แต่ให้ดูประเภททั่วไปสองประเภท:

1. Trigger Signals - หรือสัญญาณใด ๆ ที่เป็นสัญญาณพัลส์ซึ่งต้องเริ่มทำงานอย่างอื่น สิ่งเหล่านี้มักไม่มีข้อมูลและสิ่งที่คุณสนใจก็คือมีขอบที่เพิ่มขึ้นเพื่อเริ่มสิ่งที่เกิดขึ้นในโดเมนนาฬิกาอื่น ในการทำให้สิ่งเหล่านี้ข้ามคุณจะต้องใช้ตัวประสาน (โดยหลักแล้วจะทำสิ่งที่แสดงในแผนภาพของคุณ) แต่คุณต้องเพิ่มอีกเล็กน้อย

   ตัวเลือกที่ง่ายที่สุดคือการขยายพัลส์ - โดยหลักแล้วคุณต้องแน่ใจว่าพัลส์อินพุทนั้นมากกว่า 1 ช่วงเวลาของนาฬิกาปลายทาง (ควรจะยาวกว่า 1 รอบโดยอย่างน้อยก็ใหญ่กว่าการตั้งค่าและถือเวลาสำหรับการลงทะเบียนปลายทาง) . ตัวอย่างเช่นหากคุณเปลี่ยนจากนาฬิกา 20MHz เป็นนาฬิกา 15MHz คุณจะตรวจสอบให้แน่ใจว่าชีพจรของคุณเป็นสองรอบนาฬิกาที่อินพุตซึ่งจะช่วยให้มั่นใจว่าจะได้รับการนำเสนอไปยังนาฬิกาปลายทางและไม่สูญหาย นอกจากนี้ยังตอบคำถามของคุณในการรับประกันสัญญาณที่จะผ่าน หากพัลส์กว้างกว่าช่วงเวลาของนาฬิกาปลายทางหนึ่งนั่นหมายความว่าถ้ามันกระจายไปที่ขอบนาฬิกาแรกและสิ้นสุดการมองว่าเป็น 0 จากนั้นบนขอบนาฬิกาที่สองมันจะจับพัลส์แน่นอน

   เนื่องจากด้วยสัญญาณประเภทนี้คุณเพียง แต่สนใจว่าชีพจรได้ผ่านไปแล้วมันไม่สำคัญว่าสัญญาณเอาต์พุตจะจบลงด้วยสองรอบนาฬิกาสูงในบางครั้งและเหลืออีกหนึ่งรอบเท่านั้น หากคุณต้องการให้แน่ใจว่าเป็นพัลส์รอบเดียวคุณสามารถยกตัวอย่างวงจรตรวจจับขอบอย่างง่ายได้

2. รถบัสควบคุม - หรือประเภทของข้อมูลบัส สิ่งเหล่านี้จะยากขึ้นเพราะถ้าคุณมีสตรีมข้อมูลแบบหลายบิตที่ต้องซิงค์อยู่เสมอ ในกรณีนี้สิ่งที่คุณต้องทำคือใช้สิ่งที่เรียกว่า "การจับมือกัน" โดยทั่วไปคุณโหลดข้อมูลของคุณบนนาฬิกาแหล่งที่มาและถือไว้ จากนั้นคุณส่งสัญญาณคำขอ (เช่นเดียวกับใน 1) ผ่านตัวประสาน เมื่อสัญญาณการร้องขอข้ามคุณทราบว่าบัสข้อมูลจะถูกทำให้เสถียรในโดเมนปลายทาง จากนั้นคุณสามารถบันทึกลงในธนาคารที่ลงทะเบียนในปลายทาง ปลายทางจะส่งพัลส์ตอบรับกลับมาอีกครั้งเพื่อแจ้งแหล่งที่มาว่าสามารถโหลดคำถัดไป

   คุณจะใช้รถบัสประเภทนี้ถ้าคุณต้องการส่งคำควบคุมไปยังนาฬิกาปลายทางที่คุณจำเป็นต้องรู้ว่ามันได้รับก่อนที่จะส่งอีก (เช่นถ้าคุณกำลังส่งคำสั่งให้ทำอะไร)

3. Data บัส - สำหรับข้อมูลที่คุณมีแหล่งข้อมูลที่คายข้อมูลออกมาอย่างต่อเนื่องหรือระเบิดคุณจะดีกว่าในการใช้ FIFO มากกว่า synchronisers FIFO ใช้หน่วยความจำสองนาฬิกาเพื่อเก็บข้อมูลพร้อมกับตัวนับเพื่อติดตามจำนวนข้อมูลที่อยู่ใน FIFO คุณเขียนข้อมูลลงใน FIFO เมื่อมีที่ว่างแล้วเพิ่มที่อยู่การเขียน โดยทั่วไปแล้วที่อยู่นี้จะถูกเข้ารหัสในรูปแบบ "การเข้ารหัสสีเทา" ซึ่งทำให้แน่ใจได้ว่าการเพิ่มที่อยู่ในแต่ละครั้งจะทำให้เกิดเพียงอันเดียวบิตในแอดเดรสบัสเพื่อเปลี่ยน (หมายความว่าคุณไม่จำเป็นต้องซิงโครไนซ์หลายบิต) ที่อยู่นี้จะถูกโอนไปยังโดเมนปลายทาง (ผ่านหนึ่งในเครือข่ายซิงโครไนซ์ของคุณ) ซึ่งจะถูกเปรียบเทียบกับที่อยู่ที่อ่าน หากมีข้อมูลใน FIFO ก็สามารถอ่านได้จากหน่วยความจำโดยใช้พอร์ตนาฬิกาปลายทาง ที่อยู่ในการอ่านนั้นเป็นรหัสสีเทาในทำนองเดียวกันและส่งกลับไปยังแหล่งข้อมูลผ่านทางซิงโครไนซ์อื่นเพื่อให้พอร์ตการเขียนสามารถคำนวณได้หากมีที่ว่างใน FIFO

4. รีเซ็ตสัญญาณ - โดยทั่วไปแล้วจะใช้เวอร์ชันซิงโครไนเซอร์ที่แก้ไขแล้วในสิ่งที่รู้ว่าเป็น "Asynchronous Assert, Synchronous Deassert" ในเวอร์ชั่นดัดแปลงนี้อินพุตข้อมูลไปยังฟล็อปฟล็อปแรกเชื่อมโยงกับ GND และสัญญาณการรีเซ็ตขาเข้าจะเชื่อมต่อกับสัญญาณที่ตั้งไว้ล่วงหน้าแบบอะซิงโครนัสของฟลิปฟล็อปแต่ละตัวใน synchroniser ซึ่งส่งผลให้สัญญาณเอาท์พุทซึ่งไม่ตรงกันทั้งหมดเมื่อสัญญาณสูง แต่โซ่ synchroniser ทำให้แน่ใจว่าสัญญาณนาฬิกาพร้อมกันในระดับต่ำโดยการตอกบัตรผ่านศูนย์ในห่วงโซ่การลงทะเบียน

   synchroniser ประเภทนี้แย่มากสำหรับข้อมูลและการควบคุม แต่เหมาะอย่างยิ่งในการรีเซ็ตสัญญาณ หากปลายทางปลายทางทั้งหมดดึงข้อมูลผลลัพธ์ของสายโซ่นี้ไปยังอินพุตรีเซ็ตแบบอะซิงโครนัสของการลงทะเบียนใด ๆ ในโดเมนก็มีความกังวลเล็กน้อยเกี่ยวกับความสามารถในการแพร่กระจายของการยืนยัน (แม้ว่าจะเป็นแบบอะซิงโครนัส) เนื่องจากการลงทะเบียนทั้งหมด จากนั้นเมื่อสัญญาณการรีเซ็ตถูก deasserted ในโดเมนต้นทางมันจะทำการซิงโครไนซ์ในโดเมนปลายทางซึ่งหมายความว่ารีจิสเตอร์ทั้งหมดออกจากการรีเซ็ตในรอบสัญญาณนาฬิกาเดียวกัน (แทนที่จะเป็น +/- 1 รอบถ้ามันเป็นแบบอะซิงโครนัส

ดังที่คุณเห็นจากด้านบนมีความซับซ้อนมากกว่าการข้ามโดเมนนาฬิกามากกว่าเพียงแค่ติดตั้งซิงโครไนซ์ฟลิปฟล็อป 2 ตัวบนสัญญาณ วิธีที่แน่นอนที่ใช้นั้นขึ้นอยู่กับแอปพลิเคชัน

1) การใช้รูปวาดของคุณเป็นตัวอย่าง aclk และ bclk ไม่ตรงกันกัน กล่าวอีกนัยหนึ่งพวกเขามีแหล่งนาฬิกาที่แตกต่างกัน พวกเขากำลังแสดง adat เป็นข้อมูลที่ถูกต้อง แต่ทำข้อมูลให้ตรงกันกับ aclk เท่านั้น นี่คือที่ที่ bclk synchronizer เข้ามาเล่น

2) รูปวาดนี้สมมติว่าเป็นสถานการณ์ที่เลวร้ายที่สุดโดยที่ bq1_dat เป็นเอาต์พุตยุ่งเพราะ bq1 FF จับส่วนหนึ่งของจุดสิ้นสุดของข้อมูลเพียงส่วนเดียวเท่านั้นสร้างสถานะ metastable ซึ่งผลลัพธ์มักเป็นขยะ นี่คือเคล็ดลับ Bq2 มี bclk เช่นเดียวกับ bq1 แต่ใช้เวลา 2 รอบนาฬิกาของ bclk สำหรับข้อมูลที่จะผ่านและปรากฏที่ bq2_dat

3) bclk แรกที่จับส่วนหนึ่งของข้อมูลทำให้เกิดผลลัพธ์ที่ยุ่งเหยิง แต่ bclk ตัวที่สองคือหนึ่งรอบสัญญาณนาฬิกาต่อมามีเวลาเพียงพอสำหรับข้อมูลที่ไม่ชัดเจนจาก bq1_dat เพื่อชำระให้อยู่ในสถานะสูงหรือต่ำ ชีพจรยุ่ง bq1_dat กินเวลานานพอสำหรับ bq2 ในการจับลอจิกที่ถูกต้อง '1' (ตรรกะสูง) และส่งต่อไปยัง bq2_dat ว่าเป็นข้อมูลที่ถูกต้องและซิงโครไนซ์ในขณะนี้ (ตรรกะสูง)

4) ดาวน์สตรีมนาฬิกาที่ใช้ bclk จะมีการซิงโครไนซ์ข้อมูลเพื่อทำงานกับ แจ้งให้ทราบว่ามีเพียง FF BCLK แรกที่มีการจัดการกับรัฐ ผลลัพธ์อาจเป็นตรรกะต่ำถ้า adat เป็นเพียงปิโกหรือนาโนวินาทีสายเกินไป โปรดจำไว้ว่า flip-flop ตัวอย่างการป้อนข้อมูลเฉพาะบนขอบที่เพิ่มขึ้นของนาฬิกา เกิดอะไรขึ้นก่อนหรือหลังขอบที่เพิ่มขึ้นจะถูกละเว้น