ในโลก FPGA ข้อ จำกัด เส้นทางเท็จสำหรับคอมไพเลอร์ HDL คืออะไร ทำไมจึงมีประโยชน์
คำตอบ:
เส้นทางที่ผิดคือเส้นทางเวลาที่จะไม่ใช้ในการออกแบบขั้นสุดท้าย สมมติว่าคุณกำลังออกแบบตัวนับ 4 บิตและปรากฎว่ามีเส้นทางหน่วงเวลาช้ามากเมื่อเพิ่มจาก 12 เป็น 13 หากการออกแบบของคุณรีเซ็ตเคาน์เตอร์เสมอเมื่อใดก็ตามที่จำนวนเท่ากับ 9 จากนั้นเส้นทางช้าจะไม่ปรากฏใน การออกแบบจริง คุณติดเลเบลพา ธ ที่ช้าเป็นพา ธ เท็จเพื่อให้คอมไพเลอร์ไม่ใช้เวลาหรือเพิ่มตรรกะพิเศษใด ๆ เพื่อพยายามทำให้พา ธ เท็จทำงานได้เร็วขึ้น
เส้นทางที่ผิดเป็นเส้นทางที่มีอยู่ในการออกแบบ แต่ไม่ได้มีส่วนร่วมในการดำเนินการดังนั้นจึงไม่จำเป็นต้องรวมไว้ในการวิเคราะห์เวลา
อาจมีสาเหตุหลายประการสำหรับกรณีนี้ แต่เนื่องจากเครื่องมือการวิเคราะห์เวลามักจะไม่รู้ (แม้ว่าจะมีเครื่องมือบางอย่างที่สามารถตรวจจับได้) ซึ่งอาจใช้เส้นทางหรือไม่คุณต้องบอก มันคล้ายกับเส้นทางแบบหลายรอบซึ่งคุณสามารถบอกได้ว่าเส้นทางบางเส้นทางได้รับอนุญาตให้ใช้มากกว่าหนึ่งรอบเพื่อให้เสร็จสมบูรณ์
ตัวอย่าง (ของเส้นทางเท็จ) คือรีจิสเตอร์ที่อาจถูกเขียนหนึ่งครั้งเมื่อเปิดเครื่อง แต่ก็ยังคงอยู่ในสถานะเดิม
เพียงแค่เส้นทางเท็จเป็นเส้นทางตรรกะที่คุณต้องการแยกออกจากการตรวจสอบเพื่อดูว่าเป็นไปตามช่วงเวลาในระหว่างการวิเคราะห์เวลา มีเหตุผลสองประการในการยกเว้นเส้นทางก่อนอื่นเนื่องจากเส้นทางเท็จจะทำให้เครื่องมือทำงานหนักขึ้นเพื่อให้ตรงกับเวลาสำหรับสัญญาณนั้นซึ่งจะส่งผลต่อเส้นทางสัญญาณที่ถูกต้องซึ่งอาจทำให้เกิดข้อผิดพลาดเกี่ยวกับเวลาเพิ่มเติมและเพราะจะทำให้การตรวจสอบเวลา อาจเบี่ยงเบนนักออกแบบจากข้อผิดพลาดเกี่ยวกับจังหวะเวลาที่ถูกต้อง
เส้นทางเท็จเกิดจากเส้นทางตรรกะระหว่างนาฬิกาอะซิงโครนัสที่ไม่เกี่ยวข้องหรือนาฬิกาของความถี่เดียวกัน แต่มีความสัมพันธ์เฟสที่ไม่รู้จักหรือเส้นทางที่ไม่เคยเปิดใช้งานในระหว่างการทำงานของวงจรปกติ การบอกให้เครื่องมือเพิกเฉยต่อเส้นทางไม่ได้ทำให้เวลาทำงานเฉพาะเวลาที่ไม่ได้ตรวจสอบ มันขึ้นอยู่กับนักออกแบบที่จะประกันด้วยตนเองตรรกะการประสานที่ถูกต้องจะใช้สำหรับเส้นทางสัญญาณละเว้นเหล่านี้