VDD + 0.3V ขีด จำกัด การป้อนข้อมูลมาจากที่ใดบนชิป IC

11

มีวงจรรวมหลายแบบที่ระบุว่าแรงดันไฟฟ้าขาเข้าของพวกเขาสามารถขยายช่วงค่อนข้างกว้าง (สัมบูรณ์สูงสุด) เช่น -0.3V ถึง 6.0V ( อ้างอิง , หน้า pdf 4) แล้วมี "แรงดันไฟฟ้าขาเข้าที่ขาใด ๆ " ข้อ จำกัด ที่ขึ้นอยู่กับแรงดันไฟฟ้าอินพุตเช่น -0.3V ถึง VDD + 0.3V

นั่นทำให้ชิปไม่ได้เป็น I / O ที่ทนต่อแรงดันไฟฟ้าที่เกินแรงดันไฟฟ้ามากกว่า 0.3V แต่อยู่ในสเปคสูงสุดที่แน่นอนของแรงดันอินพุตที่อนุญาตและบังคับให้ฉันใช้ระดับภายนอกบางอย่าง เปลี่ยนวงจรเป็นอินพุตเหล่านั้น

ดังนั้นเหตุผลที่ปฏิบัติได้สำหรับข้อ จำกัด ชนิดนี้ในข้อกำหนดสำหรับพินของวงจรรวม I / O คืออะไร?

integrated-circuit input maximum-ratings

— vicatcu
แหล่งที่มา

3

ถ้าไดโอดป้องกันการป้อนข้อมูลเป็น junctions PN มาตรฐานและมี "พื้นที่ขนาดใหญ่" ที่มีผู้ติดต่อจำนวนมากเข้าสู่ขั้วบวกและในภูมิภาคแคโทดฉันขอแนะนำให้คุณวางแผน: 10mA ที่ 0.7v, 1mA ที่ 0.64v, 0.1mA ที่ 0.58v, 0.01 mA ที่ 0.52v, 0.001ma (1uA) ที่ 0.46v, 0.1uA ที่ 0.40v, 0.001uA ที่ 0.34 volt ONE NANO_AMP ต่ำพอที่จะไม่ทำให้เกิดข้อผิดพลาดหรือไม่ { บันทึก; ตัวเลขเหล่านี้สามารถปิดได้อย่างง่ายดายภายในเวลา 10: 1}

— analogsystemsrf

1

การให้คะแนน "แอบโซลูทสูงสุด" นั้น - คุณไม่ต้องการใช้งานชิ้นส่วนที่อยู่ใกล้กับเรตติ้งเหล่านั้น โดยปกติจะมีข้อความด้านล่างตารางการจัดอันดับ "สูงสุดสูงสุด" ที่ระบุบางอย่างเช่น "การดำเนินการที่หรือสูงกว่าการจัดอันดับเหล่านี้อาจทำให้ส่วนเสียหาย" ผู้เริ่มต้นมักจะล้มเหลวในการอ่านบันทึกย่อนั้น

— Peter Bennett

3

"และบังคับให้ฉันใช้วงจรการขยับระดับภายนอกบางอย่างกับอินพุตเหล่านั้น" ซึ่งมีแนวโน้มที่จะแนะนำให้คุณเชื่อมต่อกับอุปกรณ์ภายนอกจุดเชื่อมต่อวงจรเพื่อป้องกันไมโครของคุณควรเป็นส่วนหนึ่งของการออกแบบของคุณ ในทางกลับกันหากคุณเปลี่ยนระดับการพูดคุยกับชิปอื่นในบอร์ดคุณอาจเลือกใช้ชิปที่ไม่ถูกต้อง

— เกรแฮม

22

เป็นไปได้มากที่จะมีไดโอดป้องกัน ESD ที่เชื่อมต่อระหว่างอินพุตพินและ VDD net บนชิปในลักษณะที่ปกติจะเอนเอียงกลับลำเอียง แนวคิดก็คือเมื่อมีเหตุการณ์ ESD เป็นบวกกระแสจะไหลเข้าสู่ VDD ที่มีอิมพีแดนซ์ต่ำกว่าซึ่งมันจะสร้างความเสียหายได้น้อยกว่าถ้ามันถูกทิ้งไว้บนประตู CMOS ที่ไม่ดีเพียงตัวเดียวที่ติดอยู่กับขาอินพุต

เนื่องจากขีด จำกัด คือ VDD + 0.3 V จึงเป็นไปได้ที่อุปกรณ์ของคุณไดโอดจะเป็นชนิด Schottky แทนที่จะเป็นทางแยก PN เมื่อใช้ทางแยก PN คุณจะเห็นขีด จำกัด VDD + 0.6 V หรือประมาณนั้น

หากคุณต้องการใช้แรงดันไฟฟ้าขาเข้าด้านบน VDD (มากกว่า 0.3 หรือ 0.4 V) กับอุปกรณ์นี้คุณจะส่งต่อความลำเอียงไดโอดนี้และวาดกระแสไฟฟ้าสูงจากแหล่งที่มาของคุณ สิ่งนี้อาจสร้างความเสียหายให้กับแหล่งที่มาของคุณหรือหากแหล่งที่มาสามารถจ่ายกระแสได้เพียงพอให้ทำการทำความร้อนชิปไปยังจุดที่เกิดความเสียหาย

หากคุณใช้ตัวต้านทานเพื่อ จำกัด กระแสเข้าไปในขาอินพุตภายใต้เงื่อนไขเหล่านี้คุณอาจพบว่าวงจรทำงานได้ดี หรือโดยเฉพาะอย่างยิ่งหากชิปเป็นพลังงานที่ต่ำมากคุณอาจพบว่าชิปทั้งหมด (และอาจเป็นอย่างอื่นที่เชื่อมต่อกับ VDD เดียวกัน) ได้รับพลังงานจากขาอินพุตซึ่งมักจะนำไปสู่พฤติกรรมที่ไม่ได้ตั้งใจ

— โฟตอน
แหล่งที่มา

1

ฉันคิดว่านี่อาจเป็นคำตอบที่ดีที่สุดและฉันขอแนะนำให้เสนอความเป็นไปได้ที่ตัวต้านทาน จำกัด ปัจจุบันอาจลดไดโอดป้องกัน ESD ที่ล้มเหลวในสภาวะที่ยั่งยืน มันจะได้ประโยชน์จากแผนผังตัวแทนคล้ายกับสิ่งที่ @PeterSmith จัดหา

— vicatcu

@vicatcu ฉันได้แก้ไขเพื่อแก้ไขข้อกังวลของคุณ

— โฟตอน

18

นี่คือสาเหตุที่ไดโอดป้องกันการป้อนข้อมูล

อินพุตทั่วไปมีลักษณะดังนี้ (แสดงอินเวอร์เตอร์ CMOS):

แผนผัง

^{จำลองวงจรนี้ - แผนผังที่สร้างโดยใช้CircuitLab}

ไดโอดในชิ้นส่วนที่ใหม่กว่าเป็นอุปกรณ์ schottky ไดโอดเหล่านี้มีไว้สำหรับเหตุการณ์ชั่วคราวพลังงานต่ำและไม่สามารถรองรับกระแสได้มาก (โดยทั่วไป mA ไม่กี่)

— ปีเตอร์สมิ ธ
แหล่งที่มา

เป็นเหตุการณ์สั้น ๆ ที่ใช้พลังงานต่ำ แต่ไม่ได้ทำให้นักออกแบบวงจร "ฉลาด" ใช้ประโยชน์จากพวกมันเป็นไดโอดปกติ ตัวอย่างเช่นการเชื่อมต่อสัญญาณ 12V กับส่วน 3.3V เพียงแค่เพิ่มตัวต้านทานที่มีมูลค่ามากและการให้ไดโอดการป้องกันจัดการกับแรงดันไฟฟ้าพิเศษ

— hjf

11

การตกหล่น 0.3V นั้นมาจากไดโอดจับยึดแบบ Schottky ที่ใช้เพื่อป้องกันพินของชิป โดยทั่วไปแล้วไดโอดเหล่านี้จะเชื่อมต่อระหว่างพินและรางไฟทั้งสอง หากพวกมันเคลื่อนที่ไปข้างหน้าด้วยกระแสไฟฟ้ามากกว่า 0.3V กระแสลมขนาดใหญ่โดยพลสามารถไหลได้

ไดโอดถูกออกแบบมาเพื่อดูดซับกระแสชั่วคราวที่ผลิตโดย ESD ซึ่งเป็นตัวแทนของพลังงานจำนวน จำกัด ที่พวกเขาสามารถจัดการป้องกันประตู MOSFET ที่มีความสำคัญจากแรงดันไฟฟ้าเกิน แต่ถ้าคุณขับมันด้วยแหล่งที่มีความต้านทานต่ำคุณจะถ่ายโอนพลังงานได้อย่างรวดเร็วมากกว่าที่พวกเขาสามารถจัดการได้

— เดฟทวีด
แหล่งที่มา

"กระแสใหญ่ตามอำเภอใจ" เสียงเหมือนอาจเป็นอันตรายต่อชิป ในกรณีดังกล่าวผู้ที่กล่าวได้ว่าจะเสนอความคุ้มครองอย่างไร เฉพาะในวง จำกัด มากของ 0.3V รอบช่วง GND ถึง VDD? คำตอบของคุณอาจได้รับการปรับปรุงให้ดียิ่งขึ้นสำหรับผู้อ่านที่มีประสบการณ์น้อยโดยรวมถึงแผนผังตัวแทนเล็กน้อยว่าพินเชิงตรรกะอาจมีลักษณะอย่างไรที่ขอบเขตของชิป

— vicatcu

2

@vicatcu "กระแสไฟฟ้าขนาดใหญ่โดยพลการ" คือถ้า (ตัวอย่าง) คุณต้องเชื่อมต่ออินพุตของอุปกรณ์ขับเคลื่อน 3.3V กับแหล่งจ่ายไฟ 5V หรือ 12V หรือแหล่งกำเนิดความต้านทานต่ำ ไดโอดนั้นมีจุดประสงค์เพื่อป้องกันการเปลี่ยนพลังงาน ESD แบบ จำกัด พลังงานไม่ใช่เพื่อป้องกันสัญญาณอินพุตใด ๆ และทั้งหมดที่อาจเชื่อมต่อ

— Technophile

ใช่ฉันสามารถขุดได้

— vicatcu

6

ที่จริงกีหนีบไดโอดและ VDD + 0.3V มีอยู่ทั้งสำหรับสาเหตุเดียวกันและที่เป็นSCR สลักขึ้น การออกแบบของ CMOS ICs ทั้งหมดจะสร้างทรานซิสเตอร์ BJT ขึ้นมาหนึ่งคู่ มันเป็นผลมาจากการวางโครงสร้างซิลิกอนชนิด p และชนิด n ภาพจากVLSI Universeแสดงให้เห็นว่า:

https://1.bp.blogspot.com/-yUiobLvxMrg/UTvnjjzaXZI/AAAAAAAAABc/lRFG5-yqD3E/s1600/latchup.JPG

คุณจะได้รับทรานซิสเตอร์ BJT 2 ตัวคือ Q2 และ NPN และ Q1 ซึ่งเป็น PNP หมายเหตุพวกเขาแบ่งปัน N-well หนึ่งตัวและ P-well หนึ่งตัว แต่การจัดเรียงนี้เป็นสิ่งที่เรียกว่า Silicon Controlled Rectifier ( SCR ) สิ่งนี้ไม่เป็นที่ต้องการในทุก ๆ ด้าน แต่เป็นผลข้างเคียงที่โชคร้ายของการจัดการนี้ ไม่ใช่ปัญหาหากปฏิบัติตามกฎบางอย่าง

SCR ทั่วไปมีสามขั้วขั้วบวกขั้วลบและประตู โดยทั่วไปแล้วจะเป็นไปข้างหน้าสำหรับอุปกรณ์บางอย่างที่ต้องควบคุมด้วยแรงดันไฟฟ้าบวกที่ขั้วบวกด้วยความเคารพต่อแคโทดอย่างไรก็ตาม SCR จะปิดกั้นกระแสใด ๆ เว้นแต่ว่าประตูจะเปิดใช้งาน ในการเปิดใช้งานเกตมันจะต้องเพิ่มขึ้นตามเกณฑ์ซึ่งในการออกแบบนี้จะเป็นแรงดันแอโนด สลักหนึ่งถูกเปิดใช้งานมันจะยังคงเปิดอยู่แม้ว่าประตูจะตกลง มันจะยังคงอยู่จนกว่าแรงดันไฟฟ้าของขั้วลบจะลดลงจนใกล้ศูนย์กระแส สำหรับ CMOS IC, Cathode นั้นคล้ายกับชิป GND, Anode คือ VDD Rail, และ Gates เป็นหมุด I / O นี่คือ crux หากหมุด I / O ใด ๆ สูงกว่า VDD มากจะทำให้สลักและสร้างช่วงสั้น ๆ ระหว่าง VDD และ GND ทำให้เกิดกระแสไฟฟ้าจำนวนมากและกระแสนั้นจะทำให้สลักเกิดการ IC ขึ้นมา

เพื่อช่วยในการป้องกันสิ่งนี้สำหรับแหลมชั่วคราวขนาดเล็กไดโอด Shottky จะถูกเพิ่มเข้าไปในสาย I / O เพื่อหนีบอินพุตไปยัง GND - 0.3V และ VDD + 0.3V ภายในเขตปลอดภัย ไดโอดเหล่านี้สามารถใช้กระแสไฟเพียงเล็กน้อยและยังจำเป็นต้องใช้ตัวหนีบภายนอกสำหรับการออกแบบที่ทนทานยิ่งขึ้น

สำหรับข้อมูลเพิ่มเติมEEVblogได้ทำแบบฝึกหัดที่ดีเกี่ยวกับเรื่องนี้: EEVblog # 16 - Latchup Tutorial SCR แบบ CMOS

— penguin359
แหล่งที่มา

ฉันได้พบกับส่วนหนึ่งด้วย (ฉันคิดว่ามันคือ 74HCxx) ซึ่งทำตัวเหมือนอินพุตแต่ละคู่มีทรานซิสเตอร์ PNP อยู่ระหว่างพวกเขาโดยที่ฐานเชื่อมโยงกับ VDD มีอินพุตหนึ่งที่ถูกดึงลงมาอย่างอ่อนขณะที่อีกอันหนึ่งถูกดึงขึ้นเหนือ VDD ประมาณ 100uA กระแสไฟฟ้าขนาดเล็กเพียงพอที่ความเสียหายของชิปจะไม่ใช่ปัญหา แต่ 100uA ส่วนใหญ่ไหลออกไปยังอินพุตที่อยู่ติดกัน

— supercat

โอ้น่าสนใจบางทีนี่อาจเป็นคำตอบจริง ๆ ...

— 307801