ฉันเรียกดูเว็บของผู้ผลิต ASIC หลายแห่งแล้ว แต่ฉันไม่พบหมายเลขจริง ฉันคิดว่าจะมีค่าใช้จ่ายคงที่ที่เกี่ยวข้องกับการสร้างมาสก์และเช่นนั้นจะมีค่าใช้จ่ายต่อหน่วย
หมายเหตุ:ว่าฉันไม่ต้องการทำ ASIC จริงๆฉันแค่อยากรู้
ฉันเรียกดูเว็บของผู้ผลิต ASIC หลายแห่งแล้ว แต่ฉันไม่พบหมายเลขจริง ฉันคิดว่าจะมีค่าใช้จ่ายคงที่ที่เกี่ยวข้องกับการสร้างมาสก์และเช่นนั้นจะมีค่าใช้จ่ายต่อหน่วย
หมายเหตุ:ว่าฉันไม่ต้องการทำ ASIC จริงๆฉันแค่อยากรู้
คำตอบ:
ฉันดู ASIC เมื่อไม่นานมานี้และนี่คือสิ่งที่ฉันพบ:
ทุกคนมีคำจำกัดความที่แตกต่างกันสำหรับคำว่า "ASIC" มี (หมวดคร่าวๆ) สามหมวดหมู่: การแปลง FPGA, "ปกติ" ASIC และ "กำหนดเองทั้งหมด" ตามที่คาดไว้สิ่งเหล่านี้เป็นไปตามราคาที่เพิ่มขึ้นและประสิทธิภาพที่เพิ่มขึ้น
ก่อนที่จะอธิบายว่าสิ่งเหล่านี้คืออะไรให้ฉันบอกคุณว่าชิปทำอย่างไร ... ชิปมีที่ใดก็ได้ตั้งแต่ 4 ถึง 12+ เลเยอร์ เลเยอร์ 3 หรือ 4 ด้านล่างมีทรานซิสเตอร์และการเชื่อมต่อระหว่างกันพื้นฐานบางอย่าง ชั้นบนเกือบทั้งหมดใช้เชื่อมต่อสิ่งต่าง ๆ เข้าด้วยกัน "มาสก์" นั้นเป็นเหมือนแผ่นใสที่ใช้ในการแกะสลักภาพถ่าย PCB แต่มีหนึ่งหน้ากากต่อหนึ่งเลเยอร์ IC
เมื่อมันมาถึงการทำซิกค่าใช้จ่ายของมาสก์ที่มีขนาดใหญ่ ไม่ใช่เรื่องแปลกสำหรับชุดมาสก์ (8 ชั้น, 35 ถึง 50 นาโนเมตร) ที่จะเรียกใช้ 1 ล้านดอลลาร์สหรัฐ! ดังนั้นจึงไม่แปลกใจเลยที่จะรู้ว่าซัพพลายเออร์ ASIC ส่วนใหญ่ "ราคาถูกกว่า" พยายามอย่างหนักเพื่อลดต้นทุนของมาสก์
การแปลง FPGA: มี บริษัท ที่เชี่ยวชาญในการแปลง FPGA เป็น ASIC สิ่งที่พวกเขาทำคือมี "ฐาน" ที่ค่อนข้างมาตรฐานหรือคงที่ซึ่งปรับแต่งแล้ว โดยพื้นฐานแล้วชิป 4 หรือ 5 เลเยอร์แรกจะเหมือนกันสำหรับลูกค้าทั้งหมดของพวกเขา มันมีตรรกะบางอย่างที่คล้ายกับ FPGA ทั่วไป รุ่น "กำหนดเอง" ของคุณจะมีเลเยอร์เพิ่มเติมบางส่วนอยู่ด้านบนเพื่อกำหนดเส้นทาง โดยพื้นฐานแล้วคุณกำลังใช้ตรรกะของพวกเขา แต่เชื่อมโยงมันในแบบที่เหมาะกับคุณ ประสิทธิภาพของชิปเหล่านี้อาจเร็วกว่า FPGA ถึง 30% ย้อนกลับไปใน "วัน" สิ่งนี้จะถูกเรียกว่า "ทะเลแห่งประตู" หรือ "แถวลำดับ" ชิป
ข้อดี: ต่ำ NRE (US $ 35k ประมาณต่ำสุด) ปริมาณต่ำสุดขั้นต่ำ (10k หน่วย / ปี)
ข้อด้อย: ค่าใช้จ่ายต่อชิปสูง - อาจจะเป็น 50% ของค่า FPGA ประสิทธิภาพต่ำเมื่อเทียบกับโซลูชันอื่น
ASIC "ปกติ": ในโซลูชันนี้คุณกำลังออกแบบสิ่งต่าง ๆ จนถึงระดับเกท คุณใช้ VHDL / Verilog ของคุณและรวบรวมมัน การออกแบบสำหรับประตูแต่ละบานนั้นนำมาจากห้องสมุดของประตูและอุปกรณ์ที่ได้รับการรับรองจากผู้ผลิตชิป (เพื่อให้พวกเขารู้ว่ามันทำงานได้กับกระบวนการของพวกเขา) คุณจ่ายสำหรับหน้ากากทั้งหมด ฯลฯ
ข้อดี: นี่คือสิ่งที่ชิปส่วนใหญ่ในโลกเป็น ประสิทธิภาพอาจดีมาก ต้นทุนต่อชิปต่ำ
จุดด้อย: NRE สำหรับสิ่งนี้เริ่มต้นที่ 0.5 ล้านเหรียญสหรัฐและเพิ่มขึ้นอย่างรวดเร็วจากที่นั่น การตรวจสอบการออกแบบมีความสำคัญอย่างยิ่งเนื่องจากการขันเกลียวอย่างง่ายจะเสียค่าใช้จ่ายเป็นจำนวนมาก NRE + จำนวนสั่งซื้อขั้นต่ำมักจะประมาณ 1 ล้านเหรียญสหรัฐ
กำหนดเองทั้งหมด: สิ่งนี้คล้ายกับ Normal ASIC ยกเว้นว่าคุณมีความยืดหยุ่นในการออกแบบจนถึงระดับทรานซิสเตอร์ (หรือต่ำกว่า) หากคุณต้องการออกแบบแบบอะนาล็อกพลังงานต่ำสุดประสิทธิภาพสูงพิเศษหรืออะไรก็ตามที่ไม่สามารถทำได้ใน Normal ASIC นี่คือสิ่งที่คุณต้องการ
จุดเด่น: ชุดนี้ต้องใช้ความสามารถเฉพาะทางเป็นพิเศษในการทำอย่างถูกต้อง ประสิทธิภาพดีเยี่ยม
จุดด้อย: ข้อผิดพลาดเหมือนปกติ ASIC เท่านั้นดังนั้น อัตราต่อรองของการกวดขันบางสิ่งบางอย่างที่สูงขึ้นมาก
วิธีที่คุณจะไปเกี่ยวกับเรื่องนี้ขึ้นอยู่กับว่าคุณต้องการทำงานมากแค่ไหน มันอาจจะ "ง่าย" เหมือนการมอบไฟล์ออกแบบให้กับ บริษัท อย่าง TSMC หรือ UMC และพวกเขาก็ให้เวเฟอร์เปล่า ๆ คืนให้คุณ จากนั้นคุณต้องทดสอบตัดแยกบรรจุภัณฑ์ทดสอบอีกครั้งและติดฉลากในที่สุด แน่นอนว่ามี บริษัท อื่น ๆ ที่จะทำงานส่วนใหญ่ให้คุณดังนั้นสิ่งที่คุณได้รับกลับมาก็คือชิปที่ผ่านการทดสอบแล้วและพร้อมที่จะนำไปวางบน PCB
หากคุณได้มาถึงจุดนี้แล้วและดูเหมือนว่า ASIC เป็นสิ่งที่คุณต้องการทำขั้นตอนต่อไปคือการเริ่มต้น Googling สำหรับ บริษัท และพูดคุยกับพวกเขา บริษัท เหล่านั้นทั้งหมดแตกต่างกันเล็กน้อยดังนั้นจึงเหมาะสมที่จะพูดคุยกับพวกเขาให้มากที่สุดเท่าที่จะทำได้ พวกเขาควรจะสามารถบอกคุณได้ว่าขั้นตอนต่อไปคืออะไรนอกเหนือจากการพูดคุยกับพวกเขา
มีสองวิธีที่สำคัญในการสร้าง ASIC หากคุณกำลังดูกระบวนการของบุคคลที่สามเช่น IBM, ONsemi, STMicro เป็นต้นวิธีแรกคือการทำงานโดยตรงกับโรงหล่อ (ผู้ผลิต) และที่สองคือการทำงานกับ กลุ่มที่ประมวลผลคำสั่งซื้อที่เล็กลง
ซึ่งมาสก์เป็นส่วนสำคัญของต้นทุนของคุณ ฉันคาดการณ์ว่าสำหรับกระบวนการ 40nm ล่าสุดค่าใช้จ่ายเริ่มต้นที่ประมาณ 2 ล้านเหรียญ
หากคุณไม่ต้องการปริมาณมากหรือคุณต้องการต้นแบบการออกแบบแล้วมี บริษัท ที่จะซื้อวิ่งจากโรงหล่อสำหรับเวเฟอร์หนึ่งหรือสองแล้วขายพื้นที่ใน reticule : มีสอง บริษัท ใหญ่มีMOSIsและซีเอ็มพี พวกเขาวางแผนที่จะซื้อเวเฟอร์เพียงหนึ่งหรือสองอันและมาสก์ชุดหนึ่งดังนั้นต้นทุนการผลิตจึงได้รับการแก้ไขโดยทั่วไป ราคาของพวกเขามักจะขึ้นอยู่กับขนาดของการออกแบบของคุณในมม2 MOSIs ไม่ประกาศอัตราของพวกเขา แต่อัตราที่ถูกที่สุด CMP บน 0.35 ไมครอนกระบวนการ 650 ยูโร / มม2 การออกแบบที่ไม่สำคัญอาจมีค่าใช้จ่าย $ 3,000 หรือมากกว่าสำหรับชิป 40 ตัว ยิ่งขนาดของฟีเจอร์ยิ่งมีราคาแพงก็ยิ่งจะสร้างมาสก์ขึ้น
อีกสิ่งที่ควรพิจารณาคือซอฟต์แวร์การออกแบบที่จำเป็นในการออกแบบและตรวจสอบความถูกต้องของ IC นั้นไม่ถูกเว้นแต่คุณจะทำจากการตั้งค่าของมหาวิทยาลัย
แม้ว่าจะเป็นความจริงที่ว่าการสร้างชิปมีราคาแพงมาก TSMC และ fabs อื่น ๆ ให้บริการ "บริการรถรับส่ง" ซึ่งทำให้อุปกรณ์จำนวนมากจากหลาย ๆ คนตายและลดราคาลงอย่างมาก ฉันเคยได้ยินว่า บริษัท ได้รับตัวอย่างอุปกรณ์จำนวนหนึ่งในราคา $ 1,500 ซึ่งต่ำมากเมื่อคุณพิจารณาทางเลือกอื่น ก่อนที่จะทำสิ่งใดสิ่งที่ดีที่สุดคือการใช้ FPGA ให้มากที่สุดเพื่อให้แน่ใจว่าตรรกะนั้นถูกต้อง ฯลฯ
ดูที่นี่: http://www.tsmc.com/english/dedicatedFoundry/services/cyberShuttle.htm
แค่ต้องการเพิ่มใน:
http://cmp.imag.fr/products/ic/?p=prices <- ราคา CMP ต่อมม. ^ 2 ของรายการราคาปัจจุบันเป็นราคาสำหรับแม่พิมพ์เปล่า 25 ชิ้นยกเว้น MEMSCAP และสำหรับ TriQuint
คุณสามารถรับ asic CMOS C35B4C3 0.35u (350nm) เพียง 650 ยูโร / mm2 (3) แม้ว่าราคาจัดส่งของพวกเขาจะค่อนข้างสูง (สูงถึง 100 ยูโร) และคุณต้องจ่ายเพิ่มถ้าคุณต้องการให้พวกเขาบรรจุ คุณ.
อีกด้านหนึ่งของสเกลคุณสามารถรับ 28nm CMOS CMOS28LP ในราคาเพียง 15,000 ยูโร / มม. 2 (1) ถ้าคุณทำน้อยกว่า 3 มม. ^ 2
ตอนนี้ภายในปลายปี 2561 บริษัท กำลังทำงานบนแพลตฟอร์ม " Itsy-Chipsy " (สมมติว่าเป็นคอลเลกชันเครื่องมือซอฟต์แวร์และบริการ fab) เพื่อผลิตชิปต้นแบบสองอันราคาประมาณ400 ดอลลาร์ที่ขนาด 350x350um ซึ่งสามารถบรรจุ 14,000 ประตูได้ ถ้าขนาดของพื้นที่ที่มีการแบ่งต่อไปโดยที่ 4 ลงไป 170x170um, ค่าใช้จ่ายจะอยู่ที่ประมาณ$ 100
ราคา $ 100 ขึ้นอยู่กับการกำหนดราคาของชิป 2x2 มม. โดย MOSIS หารด้วย 16 และจากนั้น 4 ความคิดเห็นในหน้าแฮ็กคาเดย์ข้างต้นมีข้อมูลเพิ่มเติม แต่ยังไม่สามารถหารายละเอียดทั้งหมดได้ พวกเขาได้เยี่ยมชม fabs และอ้างว่าจะเริ่มต้นระดมทุนแคมเปญในปีนี้ สิ่งนี้แสดงถึง: ด้วย MOSIS สำหรับชิปขนาด 2x2 มม. มีค่าใช้จ่าย $ 5,000 เพื่อรับ 40 ชิป
สิ่งหนึ่งที่ดีเกี่ยวกับมันคือมันจะใช้เครื่องมือโอเพนซอร์สทั้งหมดจาก ngspice.sourceforge.net, opencircuitdesign.com qflow และเวทมนตร์และ clifford.at yosys แม้ว่าจะไม่รู้ว่าเครื่องมือเหล่านั้นสามารถใช้กับ libs ได้อย่างไรและใช้อย่างไร มันจะน่าสนใจเพื่อดูว่าจะทำงานออกมา
ดูรายการราคา CMP MPW ของ sept-18 ในไฟล์ pdf : ในกระบวนการ. 35um CMOS C35B4C3, ราคา mm mm 2 ต่อ 2 ^ 650 ยูโรและพื้นที่ขั้นต่ำที่เรียกเก็บคือ 3.43mm ^ 2 นั่นคือประมาณ2230 ยูโรสำหรับผู้เสียชีวิต 25คน ตัวเลขนี้เป็นจริงมากขึ้น ณ วันนี้
สไลเดอร์บน nmi.org.uk จาก imec ลงวันที่ 2559ระบุว่าตัวอย่าง MPW ใน. 18um มีราคา $ 25,000 สำหรับการตาย 40 ครั้งที่ขั้นต่ำ 25 มม. 2 ^ 2 ในเวเฟอร์แรก แต่ละ 40 เพิ่มเติมตายราคา $ 2000
งานนำเสนอแสดงต้นทุนหน้ากากเฉพาะเช่น: ตัวอย่างเดียวกันล็อตแรกของ 14 เวเฟอร์ราคา $ 134,000 สำหรับ 14x2945 ตาย และแต่ละเวเฟอร์เพิ่มเติมจาก 2,945 ตายเสียค่าใช้จ่าย $ 1,000 ค่าใช้จ่ายต่อตายเพิ่มเติมคือ $ 0.34 ตัวเลข $ 134,000 นี้ตรงกับตัวเลข $ 100,000 คำตอบอื่น ๆ ที่กล่าวถึง
หัวข้อ 2013 บน bitcoin.org หัวข้อ "ทำไมค่าใช้จ่ายในการพัฒนา asic> 1M" จึงใช้ร่วมกันไม่กี่หมายเลข: [1] ตัวรับสัญญาณคลื่นยาวที่เกี่ยวข้องกับวิศวกร 10 คนต่อปีในราคา $ 500k สองเทปวิศวกรรมลึกกว่า $ 250k และ $ 250k สำหรับชิป 10k + การตรวจสอบและการตรวจสอบฮาร์ดแวร์ [2] ชิปการขุด bitcoin ของ Avalon อาจมีราคารวมประมาณ $ 400k ซึ่งเดาได้ตามปริมาณการสั่งซื้อล่วงหน้า [3] ตัวเลขทั่วไปอื่น ๆ สำหรับการขุด Bitcoin คือ ~ 150k USD สำหรับ 130nm, 200-300k USD สำหรับ 110nm และ ~ 500k USD สำหรับ 65nm ณ ปี 2013 แม้ว่าชิปเหล่านั้นอาจมีความซับซ้อนน้อยกว่า
ให้ฉันเป็นคนแรกที่ระบุว่า ASIC ที่กำหนดเองไม่ได้มีไว้สำหรับคนที่ใจอ่อน แคตตาล็อกชิ้นส่วนไม่ดีพอ สำหรับการอ้างอิงมาสก์ตัวเดียวที่ TSMC circa 2010 สำหรับกระบวนการ BiCmos 0.18um อยู่ที่ประมาณ $ 25k
กรณีศึกษา: ฉันทำงานบนชิปควบคุมบั๊กแบบกำหนดเองกึ่งหนึ่งสำหรับลูกค้า บริษัท ของฉันเป็นผู้ผลิตเซมิคอนดักเตอร์ฟอร์จูน 100
เราเรียกเก็บเงินบางอย่างเช่น $ 200k NRE โดยมีความคาดหวังในการจัดส่งอย่างน้อย 2 ล้านดอลลาร์ ลูกค้าตั้งค่าต้นทุนสูงสุดของอุปกรณ์เป็นจุดราคาที่แน่นอนซึ่งพวกเขาจะใช้โซลูชันอื่น นอกจากนี้หลังจากช่วงระยะเวลาหนึ่งอุปกรณ์จะไม่ได้รับการยกเว้นสำหรับลูกค้ารายนั้น
เราคิดว่ามันจะเป็นสแลมดังค์เพียงแค่คัดลอกและวาง IP ที่มีอยู่ด้านข้างจากนั้นปรับเปลี่ยนการออกแบบให้เหมาะสม น่าเสียดายที่มีปัญหาเกี่ยวกับ fab, แอสเซมบลี, คุณสมบัติ, ทดสอบ, คุณสมบัติ, ออกแบบและแอพพลิเคชั่นที่จำเป็นต้องใช้อุปกรณ์
เราเข้าใจถูกต้องในรอบที่สอง แต่ลูกค้าของเราไม่เคยทำ ASIC แบบกำหนดเองมาก่อนไม่มีสเป็คที่ดีมากและไม่รู้จริง ๆ ว่าพวกเขากำลังทำอะไร โดยทั่วไปเราทำการรวมระบบทั้งหมดของพวกเขาเพราะพวกเขาไม่สามารถสร้าง pcb เพื่อช่วยชีวิตพวกเขา (ความร้อนการเลือกแพ็คเกจ, emi .... )
ทางเลือกคือทำการแปลง FPGA ทั้ง Altera และ Xilinx มีสิ่งนั้น ฉันจะไปกับ Altera ราคาอยู่ใน $ 100'sk US
ย้อนกลับไปเมื่อฉันทำการจำลองเชิงตรรกะสำหรับการออกแบบ ASIC ฉันได้ยิน $ 100,000 (US) เป็นราคาสำหรับชุดขนาดต่ำสุดของการออกแบบ ASIC เดียว - แต่นั่นก็ประมาณ 10 ปีที่แล้วและอาจเป็นเพียง บริษัท เดียว
คุณดูนี่ไหม http://www.europractice-ic.com/ พวกเขามีรายการราคาเต็ม: http://www.europractice-ic.com/prototyping_minisic.php
พวกเขายังเสนอบริการเพิ่มเติมและจัดหาลิขสิทธิ์ซอฟต์แวร์ตามความจำเป็น
แก้ไข: ฉันลบลิงค์ไปยังไฟล์ pdf และเพิ่มลิงค์ไปยังหน้าที่มีราคาทั้งหมด
คุณได้พิจารณาใช้ FPGA หรือไม่? ด้วย FPGA คุณสามารถจัดระเบียบส่วนประกอบฮาร์ดแวร์บนชิปโดยไม่ต้องเสียค่าใช้จ่ายในการสร้างชิปของคุณเอง หากคุณอยู่ในมหาวิทยาลัยก็เป็นไปได้ที่พวกเขาจะมี FAB ขนาดเล็กของตัวเอง มหาวิทยาลัยที่ฉันไป หากพวกเขาไม่สามารถพูดคุยกับใครบางคนในมหาวิทยาลัยที่มี FAB และดูว่าคุณสามารถทำให้พวกเขาทำชิปได้หรือไม่ค่าธรรมเนียมอาจต่ำกว่าโรงหล่อ