ความแตกต่างระหว่าง Verilog การบล็อกและการบล็อกที่ไม่ใช่การบล็อก

ฉันกำลังอ่านหน้านี้http://www.asic-world.com/verilog/verilog_one_day3.htmlเมื่อฉันเจอสิ่งต่อไปนี้:

โดยปกติเราต้องรีเซ็ต flip-flop ดังนั้นทุกครั้งที่นาฬิกาทำการเปลี่ยนจาก 0 เป็น 1 (posedge) เราตรวจสอบว่าการรีเซ็ตถูกยืนยัน (การซิงโครนัสรีเซ็ต) จากนั้นเราจะใช้ตรรกะปกติ หากเรามองอย่างใกล้ชิดเราจะเห็นว่าในกรณีของตรรกะเชิงผสมเรามี "=" สำหรับการมอบหมายและบล็อกตามลำดับเรามีตัวดำเนินการ "<=" ก็คือ "=" กำลังบล็อกการกำหนดและ "<=" เป็นการกำหนดการบล็อกที่ไม่ใช่ "=" เรียกใช้งานโค้ดตามลำดับภายในจุดเริ่มต้น / สิ้นสุดในขณะที่การบล็อก "<=" ทำงานแบบขนาน

ฉันค่อนข้างแน่ใจว่าการมอบหมายที่ไม่ใช่การบล็อกเป็นลำดับในขณะที่การบล็อกการมอบหมายนั้นขนานกัน ท้ายที่สุดคุณสามารถทำการบล็อกการมอบหมายด้วยข้อความสั่งมอบหมายนอกบล็อกเสมอและสิ่งเหล่านั้นทั้งหมดทำงานแบบขนาน นี่เป็นความผิดพลาดหรือพฤติกรรมที่แตกต่างกันในบล็อคตลอดเวลา? และถ้าพฤติกรรมแตกต่างกันในบล็อกตลอดเวลาการมอบหมายที่ไม่บล็อกสามารถทำได้นอกบล็อกเสมอได้หรือไม่

ค่อนข้างแน่ใจว่าการมอบหมายที่ไม่ใช่การปิดกั้นเป็นลำดับในขณะที่การบล็อกการมอบหมายนั้นขนานกัน

การปิดกั้นรันมอบหมาย "ในซีรีส์" เพราะการปิดกั้นการกำหนดบล็อกการดำเนินการของคำสั่งต่อไปจนกว่าจะเสร็จสิ้น ดังนั้นผลลัพธ์ของข้อความสั่งถัดไปอาจขึ้นอยู่กับข้อความแรกที่เสร็จสมบูรณ์

การมอบหมายการไม่บล็อกจะดำเนินการแบบขนานเพราะจะอธิบายการมอบหมายที่เกิดขึ้นทั้งหมดในเวลาเดียวกัน ผลลัพธ์ของข้อความสั่งบนบรรทัดที่ 2 จะไม่ขึ้นอยู่กับผลลัพธ์ของข้อความสั่งในบรรทัดที่ 1 แต่บรรทัดที่ 2 จะทำงานเหมือนว่าบรรทัดที่ 1 ยังไม่เกิดขึ้น

กำหนดข้อความสั่งไม่ใช่ "บล็อก" หรือ "ไม่บล็อก" ข้อความเหล่านี้เป็น "ต่อเนื่อง" เอาต์พุตของข้อความสั่ง assign จะเท่ากับฟังก์ชันที่ระบุของอินพุตนั้นเสมอ การมอบหมาย "การบล็อก" และ "การปิดกั้น" มีอยู่เฉพาะภายในบล็อกเสมอ

การมอบหมายการบล็อกจะมีผลทันทีที่ถูกประมวลผล การมอบหมายที่ไม่ปิดกั้นจะเกิดขึ้นในตอนท้ายของการประมวลผล "เวลาเดลต้า" ปัจจุบัน

บล็อกเสมอสามารถใช้ในการสร้างแบบจำลองทั้งตรรกะเชิงผสมหรือเชิงลำดับ (systemverilog มี always_comb และ always_ff เพื่อทำให้เรื่องนี้ชัดเจน) เมื่อสร้างแบบจำลองตรรกะเชิงผสมมันมักจะมีประสิทธิภาพมากกว่าในการใช้ = แต่โดยทั่วไปแล้วมันไม่สำคัญ

เมื่อสร้างแบบจำลองตรรกะลำดับ (เช่น always @ (posedge clk)) โดยปกติคุณจะใช้การประเมินที่ไม่ปิดกั้น สิ่งนี้ช่วยให้คุณสามารถกำหนด "สถานะหลังจากขอบนาฬิกา" ในแง่ของ "สถานะก่อนขอบนาฬิกา"

บางครั้งมีประโยชน์ในการใช้การบล็อกการมอบหมายตามลำดับบล็อกเป็น "ตัวแปร" เสมอ หากคุณทำสิ่งนี้มีกฎสำคัญสองข้อที่ต้องคำนึงถึง

1. ห้ามเข้าถึง reg ที่ตั้งค่าด้วยการบล็อกการมอบหมายภายในบล็อกตามลำดับจากด้านนอกเสมอบล็อกที่กำหนดไว้
2. อย่าผสมการบล็อกและการบล็อกที่ไม่ใช่การบล็อกเข้ากับ reg เดียวกัน

การทำลายกฎเหล่านี้มีแนวโน้มที่จะส่งผลให้เกิดความล้มเหลวในการสังเคราะห์และ / หรือความแตกต่างของพฤติกรรมระหว่างการจำลองและการสังเคราะห์

คำว่าการมอบหมายการบล็อกทำให้ผู้คนสับสนเพราะการปิดกั้นคำดูเหมือนจะแนะนำตรรกะตามลำดับเวลา แต่ในตรรกะสังเคราะห์มันไม่ได้หมายความว่านี้เพราะทุกอย่างดำเนินการในแบบคู่ขนาน

บางทีอาจจะเป็นคำที่ทำให้เกิดความสับสนน้อยจะได้รับมอบหมายทันทีซึ่งจะยังคงความแตกต่างของผลกลางของตรรกะผสมจากปัจจัยการผลิตกับองค์ประกอบของหน่วยความจำที่ไม่โปร่งใส (เช่นโอเวอร์คล็อกลงทะเบียน) ซึ่งสามารถได้ล่าช้าที่ได้รับมอบหมาย

จากมุมมองทางกฎหมายมันทำงานได้ดีมาก ในความเป็นจริงคุณสามารถพิจารณาการ=ดำเนินการบล็อก (เรียงตามลำดับเวลา) ได้แม้ในalways_combลำดับ อย่างไรก็ตามความแตกต่างระหว่างอนุกรมเวลาและขนานทำให้ไม่มีความแตกต่างอย่างแน่นอนในกรณีนี้เพราะalways_combบล็อกถูกกำหนดให้ทำซ้ำจนกระทั่งลำดับการสอนมาบรรจบกันในสถานะเสถียร - ซึ่งเป็นสิ่งที่วงจรฮาร์ดแวร์จะทำ (ถ้าตรงตามเวลา) ความต้องการ)

ชุดย่อยที่สังเคราะห์ได้ของ Verilog (และโดยเฉพาะ SystemVerilog) นั้นง่ายและใช้งานง่ายมาก - เมื่อคุณรู้สำนวนที่จำเป็น คุณต้องผ่านการใช้คำศัพท์ที่เกี่ยวข้องกับองค์ประกอบด้านพฤติกรรมในภาษาอย่างชาญฉลาด