คำถามติดแท็ก intel-fpga

ฉันกำลังเขียนโปรแกรม Altera Cyclone IV โดยใช้ Verilog และ Quartus II ในการออกแบบของฉันฉันต้องการใช้ขอบนาฬิกาทั้งสองข้างเพื่อที่ฉันจะสามารถทำการแบ่งนาฬิกาด้วยปัจจัยประหลาดที่มีรอบการทำงาน 50% นี่คือตัวอย่างรหัสของฉัน: always @(posedge low_jitter_clock_i or negedge low_jitter_clock_i or posedge reset_i) begin if(reset_i) begin fixed_clock <= 1'b0; divider_dummy <= 'b0; end else begin fixed_clock <= fixed_clock_next; divider_dummy <= divider_dummy_next; end end ตอนนี้เมื่อฉันรวบรวมสิ่งนี้ Quartus II จะพ่นข้อผิดพลาดต่อไปนี้: Verilog HDL สร้างข้อผิดพลาดเสมอที่ adc_clocking.v (83): …

10 fpga  verilog  intel-fpga 

คอมไพเลอร์ HDL ของฉัน (Quartus II) สร้างรายงานเวลา ในนั้นโหนดมีคอลัมน์ "นาฬิกาเอียง" คำจำกัดความเฉพาะนาฬิกาเอียงที่ฉันพบอยู่ในเอกสาร TimeQuest (ดูหน้า 7-24): ในการระบุความไม่แน่นอนของนาฬิกาด้วยตนเองหรือเอียงสำหรับการถ่ายโอนแบบนาฬิกาต่อวันให้ใช้set_clock_uncertaintyคำสั่ง ดังนั้นหากความเบ้เป็น "ความไม่แน่นอน" ทำไมนาฬิกาบางส่วนของฉันถึงเป็นลบ (เช่น -0.048) นาฬิกาเอียงคืออะไร?

10 fpga  verilog  clock  intel-fpga