เหตุใดจึงต้องใช้เกต NAND มากกว่าเกต NOR ในอุตสาหกรรม

ฉันได้อ่านในสถานที่ต่าง ๆ ที่ต้องการประตู NAND มากกว่าประตู NOR ในอุตสาหกรรม เหตุผลที่ให้ออนไลน์พูดว่า:

NAND มีความล่าช้าน้อยกว่า Nor เนื่องจาก NAND PMOS (ขนาด 2 และขนาน) เมื่อเปรียบเทียบกับ NOR PMOS (ขนาด 4 ในซีรีย์)

ตามความเข้าใจของฉันล่าช้าจะเหมือนกัน นี่คือวิธีที่ฉันคิดว่ามันใช้งานได้:

• การหน่วงเวลาสัมบูรณ์ (Dabs) = t (gh + p)
• g = ความพยายามเชิงตรรกะ
• h = ความพยายามทางไฟฟ้า
• p = ความล่าช้าของกาฝาก
• t = delay unit ซึ่งเป็นเทคโนโลยีคงที่

สำหรับประตู NAND และ NOR (gh + p) จะออกมาเป็น (Cout / 3 + 2) t ก็เหมือนกันสำหรับทั้งคู่ ถ้าอย่างนั้นการหน่วงเวลาควรเป็นสิ่งเดียวกัน

1. NAND ให้ความล่าช้าน้อยกว่า

ตามที่คุณพูดสมการสำหรับการหน่วงเวลาคือ แต่ความพยายามเชิงตรรกะสำหรับ NAND นั้นน้อยกว่า NOR พิจารณารูปที่แสดงเกท CMOS NAND และอินพุต NOR 2 ตัว จำนวนต่อทรานซิสเตอร์แต่ละตัวเป็นการวัดขนาดและความจุ

ความพยายามตรรกะสามารถคำนวณได้ 3 ซึ่งจะช่วยให้$g = C_{in}/3$

• $g = 4/3$สำหรับ 2 อินพุต NAND และสำหรับ n ประตู NAND อินพุต$g = \frac{n+2}{3}$
• $g = 5/3$สำหรับ 2 อินพุต NOR และสำหรับ n input gate NOR$g = \frac{2n+1}{3}$
• อ้างอิงwikiสำหรับตาราง

$h=1$สำหรับเกท (NAND หรือ NOR) ขับเกทเดียวกันและสำหรับทั้ง NAND และ NOR ดังนั้น NAND จึงมีความล่าช้าน้อยกว่าเมื่อเปรียบเทียบกับ NOR$p=2$

แก้ไข: ฉันมีอีกสองจุด แต่และฉันไม่แน่ใจ 100% เกี่ยวกับจุดสุดท้าย

2. NOR ใช้พื้นที่มากขึ้น

การเพิ่มขนาดของทรานซิสเตอร์ในภาพเป็นที่ชัดเจนว่าขนาดของ NOR มากกว่าขนาด NAND และขนาดที่แตกต่างนี้จะเพิ่มขึ้นตามจำนวนอินพุตที่เพิ่มขึ้น

ประตู NOR จะครอบครองพื้นที่ซิลิคอนมากกว่าประตู NAND

3. NAND ใช้ทรานซิสเตอร์ขนาดใกล้เคียงกัน

เมื่อพิจารณาถึงรูปอีกครั้งทรานซิสเตอร์ทั้งหมดในเกต NAND มีขนาดเท่ากันโดยที่ประตู NOR ไม่มี ซึ่งช่วยลดต้นทุนการผลิตประตู NAND เมื่อพิจารณาถึงประตูที่มีอินพุตเพิ่มขึ้นประตู NOR ต้องการทรานซิสเตอร์ที่มีขนาดต่างกัน 2 ขนาดซึ่งมีขนาดต่างกันมากเมื่อเปรียบเทียบกับประตู NAND

พูดอย่างคร่าว ๆ ทรานซิสเตอร์ Nmos ให้กระแสสองเท่าต่อพื้นที่ช่องสัญญาณเมื่อเทียบกับทรานซิสเตอร์ Pmos คุณสามารถคิดเกี่ยวกับมันราวกับว่า Nmos มีความต้านทานครึ่งหนึ่งของ Pmos ขนาดเท่ากัน วิธีที่โทโพโลยีของ Cmos Nand คือทำให้ตัวมันเองมีขนาดที่เท่ากันของทรานซิสเตอร์ดังที่คุณเห็นจากที่นี่:

หากอินพุตต่ำความต้านทาน Pmos หนึ่งไดรฟ์จะให้เอาต์พุตสูง หากอินพุตทั้งสองมีค่าสูงแสดงว่ามีความต้านทาน 2 Nmos (~ = 1 ความต้านทาน Pmos) หากทรานซิสเตอร์ทั้งหมดมีขนาดเล็กสุดเท่ากันของโหนดเทคโนโลยีดังนั้นโครงสร้างนี้จึงเหมาะอย่างยิ่งเพราะไม่ว่าคุณจะขับกำลังเอาต์พุตสูงหรือต่ำความต้านทานต่อกราวด์หรือ Vdd จะเหมือนกัน

ท้ายที่สุดเหตุผลที่ทรานซิสเตอร์ Pmos ไม่ยุติธรรมเช่นเดียวกับ Nmos ก็เนื่องมาจากการเคลื่อนที่ของพาหะของรูซึ่งเป็นส่วนสำคัญของ PMOS พาหะส่วนใหญ่ของ Nmos เป็นอิเล็กตรอนที่มีความคล่องตัวดีกว่าอย่างมาก

นอกจากนี้อย่าสับสน Nand Flash กับ Nand Cmos หน่วยความจำแฟลช Nand ยังได้รับความนิยมมากกว่า แต่ก็ด้วยเหตุผลที่แตกต่างกัน