ลูปที่ล็อคลำดับที่สองและลำดับที่สามแตกต่างกันอย่างไร?

คำสั่งซื้อ PLL แสดงถึงอะไร? อะไรคือข้อเสียในการสั่งซื้อ 1 & 2 PLL ที่สะดวกในการสั่งซื้อ 3 วิธีการเลือกประเภทของ pll สำหรับแอพพลิเคชั่นอย่าง QPSK demodulator?

ดูเหมือนว่าคำตอบที่ฉันยอมรับ (โดย Sparky256) มองว่า PLL เป็นเพียงตัวกรองและไม่สนใจจุดประสงค์ที่แท้จริงซึ่งเป็นระบบควบคุมควบคุมเฟสของสัญญาณ ลำดับของระบบควบคุมหมายถึงจำนวนสถานะภายใน ในระบบที่มีอินพุตเดี่ยวสถานะที่อยู่เหนือสถานะแรก (คำสั่งซื้อ) จะเทียบเท่ากับอนุพันธ์ของตัวแปรควบคุม

โดยเฉพาะใน PLL โดยปกติแล้วตัวแปรที่ควบคุมจะเป็นเฟสของสัญญาณ PLL พยายามสร้างเฟสล็อค ดังนั้นลำดับแรกสำหรับตัวแปรเฟส / สถานะสถานะที่สองคืออนุพันธ์ของสถานะแรก - ซึ่งก็คือความถี่และอื่น ๆ

สำหรับความถี่ง่ายสังเคราะห์สั่งซื้อครั้งแรก PLL อาจพอเพียง แต่มี QPSK demodulator PLL สั่งซื้อครั้งแรกอาจจะขาดความถี่ให้บริการใด ๆ ชดเชยระหว่าง modulator demodulator และจะเสมอผลิตล่าช้าเฟสคงที่ซึ่งสามารถลบออกได้โดย PLL อันดับสอง การล่าช้าเฟสหมายความว่าไม่สามารถแก้ไขช่อง I และ Q ได้ (พวกเขา "ย้าย" อย่างต่อเนื่อง) ดังนั้น demodulator ของ QPSK ควรมี PLL อย่างน้อย 2 สถานะ (เช่นอันดับที่ 2 หรือสูงกว่า)

นอกจากนี้ตรงกันข้ามกับความคิดที่แพร่หลายในความคิดเห็นและคำตอบที่นี่ลำดับที่สูงขึ้นไม่ได้ทำให้ระบบช้าลงและไม่ทำให้เร็วขึ้น เวลาตอบสนองถูกกำหนดโดยพารามิเตอร์ระบบทั้งหมดโดยส่วนใหญ่ตามค่าของสัมประสิทธิ์ (หรือตำแหน่งของเสาและศูนย์ในการออกแบบตัวกรอง)

ฉันพบลิงก์นี้ไปยังเอกสารที่น่าทึ่งซึ่งจะอธิบายรายละเอียดที่ละเอียดสูงถึงตัวกรองคำสั่งซื้อที่ 4

ลำดับตัวกรองหมายถึงจำนวนของเสาที่ใช้ในการกรองเอาท์พุทของตัวเปรียบเทียบเฟสดังนั้นมันจึงให้แรงดันไฟฟ้าความผิดพลาด DC ที่ราบรื่นไปยัง VCO

1. ตัวกรองลำดับที่ 1 เป็นเพียงลักษณะของตัวกรองของ VCO ซึ่งต้องใช้เวลาขั้นต่ำในการปรับตัว (ศูนย์เฟส) เพื่อการเปลี่ยนแปลงความถี่หรือการติดตามเฟส แรงดันเอาต์พุตเอาต์พุตตัวเปรียบเทียบเฟสแบบดิบจะถูกป้อนไปยัง VCO (oscillator ที่ควบคุมด้วยแรงดันไฟฟ้า) โดยมีเพียงเสียงแหลมที่กรองออกเท่านั้น ประเภทนี้มีการติดตามการเปลี่ยนแปลงความถี่อย่างรวดเร็วและล็อคการตั้งค่าใหม่ล่าสุดอย่างรวดเร็ว แต่สามารถมีเอาท์พุทผิดปกติจนกว่าจะล็อคเข้าสู่ความถี่ใหม่

2. ตัวกรองลำดับที่สองนั้นมี 1 RC สเตจไม่ว่าจะเป็นแบบพาสซีฟหรือการใช้ op-amp เพื่อการหมุนที่คมชัดยิ่งขึ้น มันช้าลงเล็กน้อยในการล็อคเข้าสู่ความถี่ใหม่ (ศูนย์เฟส) แต่เอาแน่เอานอนไม่ได้ในการทรุดตัวลงและมีเสถียรภาพ แนะนำสำหรับการออกแบบ PLL เกือบทั้งหมด

3. ตัวกรองลำดับที่ 3 ใช้ op-amp และเครือข่าย RC สองทางเลือก มันตกลงช้ากว่าคนอื่น ๆ แต่ทน FSK / QFSK / QPSK ได้ดีขึ้นโดยการรักษาเสถียรภาพแม้ด้วยแผนการปรับที่ซับซ้อน เครือข่าย RC จะต้องได้รับการปรับจูนตามช่วงอัตราบอดที่กำหนดดังนั้นการเปลี่ยนแปลงบิตเรตที่เกิดขึ้นจริงจะตามมาโดยเร็วที่สุด

4. PLL loop จะต้องสามารถค้นหาและล็อคความถี่ใหม่ของผู้ให้บริการได้อย่างรวดเร็วหรือเกิดการสูญหายของข้อมูลบังคับให้ส่งแพ็กเก็ตข้อมูลใหม่หรือส่งคำสั่ง EOF / EOL / EOT ก่อน โชคดีที่ MPU ที่รวดเร็วสามารถเลียนแบบหรือมีบล็อกฟังก์ชั่น PLL ทั้งหมดในตัวดังนั้นการใช้ตัวกรองแบบอะนาล็อกและวงจร PLL แบบแยกนั้นหายาก ใช้ QPSK เป็นคำค้นหาและคุณจะพบกับโมดูล IC และโมดูลที่พร้อมใช้งานมากมาย ระวังซอฟต์แวร์หรือข้อตกลงสิทธิ์การใช้งาน 'พิเศษ' ใด ๆ

สำหรับรายละเอียดเพิ่มเติมของ FSK และ QPSK

คำตอบเหล่านี้ถูกทำให้งงงวยโดยเงื่อนไขทางทฤษฎีและรายละเอียดการใช้งาน คำถามดั้งเดิมของการเลือก PLL เพื่อกำจัดรูปแบบการมอดูเลตเฟสเช่น QPSK นั้นไม่ได้รับการแก้ไข

Demodulation ไม่มีการพึ่งพาคำสั่งของ PLL

แม้ว่าสั้น ๆ เรามาครอบคลุมคำสั่งซื้อ

1. PLL อันดับแรกมีความกว้างของแถบล็อค จำกัด ถ้า PLL อยู่กึ่งกลางที่ความถี่$x$. จากนั้นสามารถติดตามคลื่นไซน์ด้วยความถี่$x \pm \Delta x$. อย่างไรก็ตามในขณะที่$\Delta x$เพิ่มขึ้นมันจะไม่สามารถติดตามสัญญาณได้ เอาต์พุตของ VCO จะมีข้อผิดพลาดเฟสเล็ก ๆ (ออฟเซ็ต) สัมพันธ์กับสัญญาณอินพุตดั้งเดิมหากสัญญาณอินพุตเป็นความถี่ที่แตกต่างกันและออฟเซ็ตจะแย่ลงเนื่องจากความแตกต่างของความถี่ระหว่างอินพุตและความถี่กลางแย่ลงจนกระทั่งแตกต่างกัน ยอดเยี่ยมมากจนไม่สามารถติดตามอินพุตได้อีก

2. ลำดับที่สอง PLLs เนื่องจากมีสิ่งที่เรียกว่าผู้รวมระบบกำจัดปัญหาข้อผิดพลาดของเฟส

สิ้นสุดการสนทนาเกี่ยวกับคำสั่ง PLL

การทำลาย QPSK หรือ BPSK ด้วย PLL ขึ้นอยู่กับอุปกรณ์ตรวจจับข้อผิดพลาดของคุณ เพื่อความง่ายให้อภิปราย BPSK ในเรื่องต่อไปนี้:

ในการ demodulate สัญญาณ BPSK โดยใช้ PLL เราได้ทำการแก้ไขตัวตรวจจับข้อผิดพลาดของ PLL เพื่อให้ลูป VCO ล็อคเป็น 0 หรือ 180 องศาเมื่อเทียบกับสัญญาณอินพุต ดังนั้นเอาต์พุตของ PLL VCO อาจอยู่ในเฟสหรือ 180 องศาออกจากเฟสด้วยอินพุต เท่าที่ห่วงนั้นเกี่ยวข้องเนื่องจากตัวตรวจจับข้อผิดพลาดที่แก้ไขแล้วคิดว่ามันมีข้อผิดพลาดเป็นศูนย์

เมื่ออินพุตสลับเฟสลูปไม่ควรทำอะไรเลยเนื่องจากลูปจะล็อคเข้ากับ 0 หรือ 180 องศา อย่างไรก็ตามสัญญาณบางอย่างภายในลูปจะเปลี่ยนจากบวกเป็นลบและคุณสามารถใช้การเปลี่ยนแปลงนี้เพื่อตรวจสอบว่าสัญญาณสลับเฟส

แนวคิดเดียวกันนี้ขยายไปถึง QPSK โดยที่ PLL เป็นคนตาบอดในการตรวจจับการเปลี่ยนแปลงเฟส 90, 180 และ 270 องศาในสัญญาณอินพุต

PLL ที่สามารถ demodulate BPSK เรียกว่า Costas Loop

ฉันเขียนบทความนี้เกี่ยวกับวิธีใช้ลูป Costas ในซอฟต์แวร์ซึ่งมีข้อมูลทั้งหมดที่ฉันพูดถึงในเชิงลึก

FakeMoustache wrote: "พวกเขาทั้งหมดมีความแตกต่างเฟสเป็นศูนย์ในสถานะล็อค"

คำศัพท์ของเราอาจแตกต่างกัน แต่ความเข้าใจของฉันคือในการออกแบบลำดับแรกจะใช้ความแตกต่างของเฟสเป็นสัญญาณข้อผิดพลาด (ด้วยการขยาย) และขับ VCO ดังนั้นข้อผิดพลาดของเฟสในการล็อคขึ้นอยู่กับความถี่ การออกแบบลำดับที่สองรวมความแตกต่างของเฟสเพื่อให้ได้แรงดันไฟฟ้าควบคุม VCO ดังนั้นข้อผิดพลาดของเฟสจะเป็นศูนย์เมื่อถูกล็อคกับความถี่คงที่และโดยทั่วไปจะขึ้นอยู่กับอัตราการเปลี่ยนแปลงความถี่ที่ถูกติดตามสำหรับสัญญาณที่เปลี่ยนแปลงช้า สำหรับการออกแบบลำดับที่สามข้อผิดพลาดจะขึ้นอยู่กับอนุพันธ์อันดับสองและอื่น ๆ

ขอโทษสำหรับภาษาอังกฤษของฉัน ในความคิดของฉันลำดับของตัวกรองลูปขึ้นอยู่กับการแสดงที่คุณต้องการ โดยทั่วไปแล้วการสั่งซื้อที่ต่ำจะมีการล็อคที่รวดเร็ว แต่ประสิทธิภาพไม่ดีเมื่อเทียบกับการลดทอนความเคารพ นอกจากการใช้ตัวกรองลูปการสั่งซื้อที่สูงขึ้นแล้วยังสามารถรับรู้รูปร่างที่เหมาะสมของสัญญาณรบกวนเฟส โดยทั่วไปแล้วจะเป็น PLL แบบอะนาล็อกส่วนใหญ่ของปลอมจะแสดงโดยสัญญาณที่ไม่ต้องการเนื่องจากสัญญาณอ้างอิง สัญญาณนี้สามารถทำความสะอาดได้ง่ายโดยใช้ตัวกรองแบบง่าย (ตัวอย่างเช่นลำดับที่สอง) ใน PLL ดิจิตอล (เช่น PLL ที่มี Charge Pump) สัญญาณที่ไม่พึงประสงค์มีความถี่ต่ำกว่า (เช่น: fref / [2 หรือ 3 ... ]) ในการขอรับสเปกตรัมเอาต์พุตที่สะอาดอาจจำเป็นต้องใช้ตัวกรองลูปลำดับที่สูงขึ้น (ลำดับที่ 3 หรือ 4 °) ในกรณีเดียวกันก็เป็นไปได้ที่จะลดแบนด์วิดธ์แบบวน วิธีนี้เพิ่มเวลาที่จำเป็นในการล็อค