คำถามติดแท็ก pll

Phase Locked Loops (PLL's) และ Delay Locked Loops (DLL) ถูกใช้ในแอพพลิเคชั่นต่าง ๆ แต่ยังไม่มีการพูดคุยถึงประเด็นสำคัญของวงจรเหล่านี้ว่าพวกเขาทำงานอย่างไรในแอพพลิเคชั่นที่พวกเขาอาจจะใช้ ทั้งสองวงจรและทำไมจึงควรใช้กับอีกวงจรหนึ่ง

25 pll  dll 

ฉันมีคำถามเกี่ยวกับ PLL เป้าหมายของ PLL คือการรับสัญญาณสองสัญญาณที่มีความถี่เท่ากัน (อาจมีการเปลี่ยนแปลงในเฟสตามที่ฉันเข้าใจ) ดังนั้นในกรณีนี้ทำไมคุณถึงใช้เครื่องตรวจจับเฟสเพื่อเปรียบเทียบเฟสและไม่เพียง แต่เปรียบเทียบความถี่เท่านั้น ขอขอบคุณ

17 pll 

ผมอ่านบทความGoogle ต้องการคลื่นความถี่ไร้สายสหรัฐสำหรับ Internet-based มันบอกว่าจะใช้คลื่นความถี่ 24 GHz เพื่อการสื่อสาร เป็นไปได้ไหมที่จะสร้างความถี่สูงโดยใช้คริสตัลเพียโซอิเล็กทริก หรือว่าพวกเขาใช้ตัวคูณความถี่PLL แม้ว่าจะเป็นไปได้ที่จะสร้างสัญญาณความถี่สูงนั้นและหากคุณต้องการส่ง 1 บิตในทุกช่วงเวลาของสัญญาณจะต้องมีโปรเซสเซอร์ที่ทำงานได้เร็วกว่า 24 GHz มาก วิธีที่เป็นไปได้ในบอลลูน?

15 rf  communication  frequency  digital-communications  pll 

ฉันเพิ่งเจอโปรเซสเซอร์ STM ที่มีออสซิลเลเตอร์ 2 ตัวบนวงจร - ฉันคาดว่าตัวหนึ่งจะทำงานด้วยความเร็วสูงและอีกตัวใช้พลังงานต่ำ สำหรับสิ่งที่ต้องการการประมวลผลสก์ท็อปที่ความเร็วสัญญาณนาฬิกาที่สามารถเปลี่ยนเป็นความถี่ที่ต้องการ (ภายในเหตุผล) - วิธีการไม่ได้ร่างกายทำเช่นนี้?

12 microcontroller  oscillator  clock  microprocessor  pll 

คำสั่งซื้อ PLL แสดงถึงอะไร? อะไรคือข้อเสียในการสั่งซื้อ 1 & 2 PLL ที่สะดวกในการสั่งซื้อ 3 วิธีการเลือกประเภทของ pll สำหรับแอพพลิเคชั่นอย่าง QPSK demodulator?

10 pll 

ซินธิไซเซอร์ความถี่เช่นADF411x ของอะนาล็อกมักจะมีพรีเซอร์เลอร์อยู่ใน PLL ซึ่งหารด้วย 16/17, 32/33 หรือ 64/65? ค่า 2 ^ N + 1 ใช้ทำอะไร

9 pll  synthesizer 

ฉันกำลังมองหาที่จะใช้เฟสล็อคใน FPGA โดยไม่ต้องใช้ส่วนประกอบภายนอกใด ๆ (นอกเหนือจาก ADC) สำหรับความเรียบง่ายล็อคชีพจรแบบไบนารีที่เรียบง่ายเพียงพอ ความถี่ของสัญญาณคือ ~ 0.1-1% ของนาฬิกา ฉันไม่สามารถใช้นาฬิกาออนบอร์ดของ PLL ได้เพราะโดยทั่วไปแล้ว: ไม่สามารถกำหนดค่าได้ (ตั้งค่าระหว่างการสังเคราะห์) ที่กระวนกระวายใจ ไม่รองรับความถี่ที่ฉันต้องการ ฉันเรียงลำดับจากวรรณกรรมและพบว่ามีกี่เฟสล็อกลูป สิ่งที่น่าสังเกตมากที่สุดคือ "ชีพจรขโมย" ที่ฉันสามารถโพสต์ลิงก์ไว้ได้หากต้องการ ฉันนำไปใช้และสังเคราะห์ด้วยความสำเร็จบางอย่าง แต่ช่วงกระวนกระวายใจและช่วงล็อกไม่ดีเท่าที่โฆษณาไว้ ฉันยังประสบความสำเร็จในการใช้ DVCO ภายนอก แต่ฉันต้องการถ้าฉันสามารถใช้ทุกอย่างบนชิป การออกแบบวงจรดิจิตอลหรือแม้กระทั่งคำใบ้ในทิศทางที่ถูกต้องก็จะมีประโยชน์ (ฉันต่อสู้กับสิ่งนี้มาระยะหนึ่งแล้ว) การติดตั้ง FPGA ที่ได้รับการพิสูจน์แล้วจะยอดเยี่ยม แต่ไม่ได้คาดหวัง เพิ่ม 10-27-2010 การออกแบบ DPLL จริงที่ฉันใช้มี "Random Walk Filter" เป็นตัวกรองลูป (ไม่ใช่ "ชีพจรขโมย" ที่อธิบายไว้ก่อนหน้านี้จะผ่านบันทึกย่อของฉันที่ไม่ได้ผลดี) จากนั้นขับนาฬิกาพัลส์ไปยัง DCO . ช่วงล็อคอินถูกตั้งค่าผ่านตัวแบ่งใน …

9 fpga  dsp  pll