คุณใช้ VHDL ทุกวันนี้หรือไม่?

ฉันเป็นนักเรียนวิศวกรรมไฟฟ้าและฉันกำลังศึกษาภาษาคำอธิบายฮาร์ดแวร์ที่เรียกว่า VHDL ฉันค้นหาบน Google เพื่อค้นหา IDE (ฉันใช้ mac) แต่ภาษานี้ดูเหมือนจะค่อนข้างตาย

ดังนั้นนี่คือคำถามของฉัน: ในอนาคตงานของฉันในฐานะวิศวกรไฟฟ้า VHDL จะเป็นประโยชน์กับฉันหรือไม่ คุณใช้หรือไม่

ปรับปรุง: ขอบคุณทุกคนสำหรับคำตอบฉันผิดอย่างชัดเจนกับความประทับใจครั้งแรกของฉัน

ฉันใช้ VHDL เท่านั้น มันอยู่ไกลจากความตาย สองสามปีที่ผ่านมาดูเหมือนว่าจะแบ่ง 50/50 ระหว่างผู้ที่ใช้ VHDL หรือ Verilog (หลักฐานที่ดีที่สุด) แต่ฉันสงสัยว่ามันเปลี่ยนไปมากตั้งแต่นั้นมา

VHDL รุ่นล่าสุดคือ "VHDL-2008" ซึ่งในแง่มาตรฐานภาษาเป็นเพียงเมื่อวานนี้

หากคุณวางแผนที่จะทำงานกับตรรกะที่ตั้งโปรแกรมได้ (เช่น FPGA ไม่ใช่ MCUs), VHDL และ Verilog เป็นสองภาษาที่คุณต้องรู้ ในฐานะนักเรียนคุณอาจต้องเรียนรู้ทั้งคู่ใช้ทั้งคู่และตรวจสอบทั้งคู่ แน่นอนว่าเป็นกรณีสำหรับฉัน (และฉันใช้เวลาเพียงไม่กี่หลักสูตรในการออกแบบ ASIC) แม้ว่ามันจะเป็นเวลานานที่ผ่านมา

โอกาสที่จะเป็น VHDL หรือ Verilog นั้นจะเหมาะสมกว่าสำหรับคุณ ฉันมีความชอบส่วนตัวสำหรับ Verilog แต่การรู้ทั้งสองช่วย

ในฐานะวิศวกรในอนาคตคุณสามารถเพิ่มโอกาสในการได้รับงานที่ดีในการออกแบบด้วย FPGA (และเทคโนโลยีที่คล้ายคลึงกัน) โดยประมาณหากคุณสามารถใช้ทั้ง Verilog และ VHDL

คุณควรพยายามเลือกสิ่งที่ไม่เกี่ยวข้อง (กับคุณ) เท่าที่คุณจะทำได้โดยเลือกความชอบส่วนตัว ภาษาเป็นเพียงวิธีหนึ่งในการบรรลุเป้าหมายไม่ใช่จุดจบในตัวมันเอง พิจารณาตัวเองว่าโชคดีมี HDL ขนาดใหญ่เพียงสองตัวเท่านั้น หากคุณเป็นนักวิทยาศาสตร์คอมพิวเตอร์คุณจะต้องเรียนรู้ภาษาที่แตกต่างกันโดยสิ้นเชิงในตระกูลภาษาซีและจะสามารถเรียนรู้ภาษาใหม่ในเวลาไม่กี่ชั่วโมงและเข้าใจสำนวนในเวลาไม่กี่วัน

นอกเหนือ: ภาษาโปรแกรม (ใช้เพื่อควบคุมการทำงานของเครื่องจักรทัวริง) และภาษาคำอธิบายฮาร์ดแวร์ (ใช้เพื่อควบคุมการกำหนดค่าฮาร์ดแวร์) เป็นสิ่งที่แตกต่างกันโดยสิ้นเชิงแม้ว่า HDL ส่วนใหญ่จะมีโครงสร้างที่ทำให้ดูเหมือนภาษาโปรแกรมหรือทำให้โปรแกรม ภาษายัง หากสิ่งนี้สับสนให้ยอมรับว่าคุณไม่สามารถเขียนระบบปฏิบัติการคอมพิวเตอร์ใน VHDL เช่นเดียวกับที่คุณไม่สามารถอธิบาย RISC CPU ใน C

VHDL ไม่ใช่ภาษาที่ตายแล้ว ปัญหาของคุณคือคุณกำลังค้นหาเครื่องมือที่จะทำการเขียนโปรแกรม VHDL บน Mac OS X แต่มีตัวเลือกน้อยมากสำหรับการทำโปรแกรม HDL (Verilog หรือ VHDL) ที่เหมาะสมจาก Mac ตัวเลือกเดียวที่จริงฉันรู้ (ที่จริงค่อนข้างเป็นคำคุณศัพท์ที่มีความยืดหยุ่น) เป็นอิคารัส Verilog จำลอง

ตัวเลือกจริงอื่น ๆ และที่ฉันเลือกคือ Boot Camp ของคุณ Mac และเลือกเครื่องมือที่ใช้ Windows หรือ Linux อย่างนั้น

ใช่ฉันใช้ VHDL ทุกวัน และ C ++, C, Matlab, Python ไม่บ่อยฉันยังใช้ TCL, Perl, Makefiles, Bash-สคริปต์และแม้แต่สคริปต์ CMD (aagh!)

VHDL ไม่ตายแน่นอน มันแข่งขันกับภาษา Verilog (หรือมากกว่าอย่างแม่นยำด้วย Sucessor ของ Verilog, SystemVerilog)

ความเข้าใจของฉันคือว่าด้วยเหตุผลใดก็ตามในอดีต VHDL เป็นภาษาทั่วไปสำหรับการออกแบบ FPGA และสิ่งที่ตรงกันข้ามสำหรับการออกแบบ ASIC

ภาษามีความแตกต่างทางสัณฐานวิทยาค่อนข้างมาก แต่มีความคล้ายคลึงกันทางกึ่งภาษาเพียงพอสำหรับวัตถุประสงค์ในการออกแบบ เช่นนี้ส่วนใหญ่ขึ้นอยู่กับองค์กรตามที่ใช้

เมื่อเปรียบเทียบกับภาษาการเขียนโปรแกรม (VHDL และ Verilog เป็น HDLs (คำอธิบายฮาร์ดแวร์ Langauges) ไม่ใช่ภาษาโปรแกรม) มีเครื่องมือฟรีที่คุ้มค่า เครื่องมือที่ดีที่สุดมักเป็นผลิตภัณฑ์เชิงพาณิชย์ที่มีราคาแพง (แม้ว่าพวกเขามักจะเสนอใบอนุญาตการศึกษาฟรี)

ฉันเคยใช้ VHDL เพราะมันเป็นสิ่งที่ฉันสอนในโรงเรียน ตอนนี้ฉันใช้ Verilog เพียงเพราะเป็นภาษาเดียวที่เครื่องมือโอเพ่นซอร์ส FPGA / HDL ส่วนใหญ่รองรับเช่น YOSYS, IceStorm, PrjTrellis เป็นต้นฉันมี Mac ดังนั้นฉันจึงต้องใช้โปรแกรมเมอร์ FPGA โอเพ่นซอร์สและคอมไพเลอร์ไม่ใช่ Xilinx, Altera หรือ Lattice ปล่อยเครื่องมือของพวกเขาสำหรับ OS X หนึ่งสามารถใช้ Wine ได้ แต่ฉันได้ค้นพบเครื่องมือโอเพนซอร์ซที่จะสั่งการให้ขนาดเร็วขึ้น

สุดท้ายเหตุผลที่ยิ่งใหญ่ที่สุดที่ฉันมีสำหรับใช้ verilog เป็นเครื่องมือ Verilator Verilator ช่วยให้คุณสามารถรวบรวม verilog เป็นรหัส C และยกตัวอย่างฮาร์ดแวร์ในคอมพิวเตอร์ของคุณที่สามารถสื่อสารกับห้องสมุดอื่น ๆ ได้ ฉันออกแบบเครือข่าย Convolutional ใน HDL ดังนั้นนี่หมายความว่าฉันสามารถส่งข้อมูลไปยัง FPGA เสมือนของฉันและรับภาพได้ ฉันเคยได้ยินเรื่องบ้าๆบอ ๆ ที่ผู้สร้าง ZipCPU โหลดและโต้ตอบกับสตรีมข้อมูลใน FPGA เสมือนของเขา Verilator ขออภัยเพียงสนับสนุน verilog - แต่มันคือสิ่งที่มันเป็น

นอกจากนั้นศาสตราจารย์ระบบสมองกลฝังตัวของฉันบอกว่า VHDL เป็นที่นิยมในอดีตสำหรับการศึกษาและการใช้งานภาครัฐเพราะเป็นมาตรฐานเปิดตั้งแต่ต้น หลังจากที่เหลือปิดไป 10 ปีหรือมากกว่านั้น verilog ก็ได้รับการตีพิมพ์เป็นมาตรฐานเปิด มาถึงตอนนี้ VHDL ทิ้งร่องรอยไว้แล้ว

ฉันจะสะท้อนคำตอบอื่น ๆ ในการพูด VHDL อยู่ไกลจากความตาย เป็นหนึ่งในสองภาษาที่คุณสามารถเลือกเพื่อออกแบบ FPGA ตามที่ระบุไว้ในคำตอบอื่น ๆ Verilog เป็นตัวเลือกอื่นของคุณ ดังนั้นฉันเพิ่งทำงานในสถานที่ที่ใช้ VHDL เท่านั้น (ดูเหมือนว่าจะเป็นภูมิภาคซึ่งจะใช้ภาษาใด) หากคุณต้องการเครื่องมือในการออกแบบฉันขอแนะนำให้เลือกชุด XST Xilinx หรือชุด Quartus ของ Altera

หากคุณต้องการทราบว่า VHDL ยังมีชีวิตอยู่หรือไม่ลองค้นหาเว็บไซต์หางานเช่น dice.com, monster.com หรือ vs.hdl คุณจะพบว่ามีช่องเล็ก ๆ ที่เขียนโปรแกรม C / C ++ มาตรฐาน แต่เป็นที่ต้องการมาก

ฉันเคยใช้ VHDL ที่ Intel และ Qualcomm รวมถึง บริษัท ด้านอุตสาหกรรมป้องกันต่าง ๆ และที่เพิ่งเริ่มต้น

ชิป MSM ของ Qualcomm ที่ใช้ในโทรศัพท์มือถือเขียนด้วย VHDL ฉันเห็นด้วยกับโปสเตอร์อื่น ๆ ที่ดูเหมือนว่าจะเป็นในระดับภูมิภาค

วิศวกรรมไฟฟ้าเป็นสาขาที่กว้างและคุณอาจไม่จำเป็นต้องใช้ Vhdl เช่นหากคุณตัดสินใจที่จะมีความเชี่ยวชาญใน RF แต่ถ้าคุณจะเข้าไปใน Digital Hardware และ / หรือการออกแบบ Fpga คุณจะต้องมี VHDL หรือ Verilog และภาษาสคริปต์อื่น ๆ เช่น TCL, Perl, Python และ Matlab ไม่จำเป็นต้องกังวลกับตัวเลือกระหว่าง VHDL และ Verilog พวกเขาเป็นเพียงภาษาที่แสดงการออกแบบของคุณ พื้นฐานของการออกแบบดิจิทัลยังคงเหมือนเดิม

ดังที่คนอื่น ๆ ได้กล่าวไว้ VHDL และ Verilog ใช้อธิบายการออกแบบฮาร์ดแวร์ดิจิตอล รหัสจะถูกประมวลผลโดยเครื่องมือ "การสังเคราะห์" ที่สร้างตรรกะซึ่งจะทำให้บรรลุฮาร์ดแวร์ที่อธิบายไว้ของเราซึ่งโดยทั่วไปแล้วจะส่งผลให้เกิดรายการในเน็ต

VHDL เป็นที่นิยมมากในยุโรปและ Verilog เป็นที่นิยมมากขึ้นในสหรัฐอเมริกา อย่างไรก็ตามเป็นการดีที่สุดที่จะเรียนรู้ทั้งคู่ ในการให้งานคุณส่วนใหญ่จะใช้เพียงหนึ่งในนั้น อย่างไรก็ตามอาจต้องอ่านรหัสใน

ฉันเป็นวิศวกรมาสองสามปีแล้วและเห็นว่ามีการใช้ VHDL ในทุกกรณี ฉันมาจากสหราชอาณาจักร

ประเด็นหลักของการโต้แย้งคือตั้งแต่การออกแบบมีความซับซ้อนมากในช่วงหลายปีที่ผ่านมาเราต้องการวิธีการใหม่ในการตรวจสอบการออกแบบ นี่คือที่เราใช้การจำลองเพื่อพิสูจน์ว่าการออกแบบของเราทำงานตามที่ตั้งใจไว้ นี่คือขั้นตอนที่สำคัญที่สุดของวงจรการออกแบบและเป็นช่วงเวลาที่ใช้เวลามากที่สุด

หลายปีที่ผ่านมาภาษาที่ชื่อว่า SystemVerilog ถูกสร้างขึ้นเพื่อเพิ่มคุณสมบัติที่มีประสิทธิภาพให้กับ Verilog ซึ่งสามารถนำมาใช้เพื่อปรับปรุงการออกแบบความสามารถในการตรวจสอบการออกแบบได้ SystemVerilog มี Verilog อยู่ภายในและอีกมากมาย SystemVerilog เป็น HVL เช่นภาษาการตรวจสอบฮาร์ดแวร์ในขณะที่ Verilog และ VHDL เป็น HDL เช่นภาษาคำอธิบายฮาร์ดแวร์ สิ่งนี้ทำให้ VHDL ดูอ่อนแอกว่า Verilog เพราะหากต้องการใช้ภาษาเดียวและซอฟต์แวร์เพื่อเขียนการออกแบบที่ซับซ้อนและตรวจสอบโดยใช้เทคนิคที่ซับซ้อนเช่นการสร้างตัวกระตุ้นแบบสุ่มที่มีข้อ จำกัด และใช้ TestBenches แบบสุ่ม อย่างไรก็ตามเมื่อเร็ว ๆ นี้มีการสร้างวิธีการที่เรียกว่า OSVVM ซึ่งใช้ประโยชน์จาก VHDL-2008 เพื่อให้ได้คุณสมบัติเดียวกันที่พบใน SystemVerilog แต่ใน VHDL

ในเวลานี้คุณสามารถเรียนรู้ได้อย่างปลอดภัย

ฉันต้องบอกว่า VHDL กำลังจะตาย เหตุผล:

1. EDA ยังไม่รองรับ vhdl2008 ตอนนี้เป็นปี 2018
2. ห้องสมุดก็โอเค แต่ถ้าคุณต้องการฟีเจอร์แฟนซีมันยากเกินไป ตัวอย่างเช่นมีคำถามมากมายเกี่ยวกับieee_proposedบนอินเทอร์เน็ต ไฟล์ IO นั้นบ้า
3. ฉันชอบสไตล์ที่เข้มงวด แต่ไม่ควรจะไม่สะดวกหรือซ้ำซ้อน v2008 ทำให้ดีขึ้น แต่ยังไม่ได้รับการสนับสนุนอย่างเต็มที่จาก EDA ดังนั้นฉันยังคงใช้ v93
4. การตรวจสอบโดเมน SystemVerilog

ฉันรู้ว่ามีบาง บริษัท ที่ให้ความสำคัญกับ SV สูงกว่า VHDL เกี่ยวกับการออกแบบ RTL ดังนั้นสำหรับผู้เริ่มต้นเพียงเรียนรู้ SV

VHDL เป็นภาษาของปีศาจ อุตสาหกรรมเชิงพาณิชย์และชายฝั่งตะวันตกทั้งหมดใช้ Verilog มีเพียง บริษัท ทหารไดโนเสาร์โบราณทางชายฝั่งตะวันออก (เช่น BAE) เท่านั้นที่ใช้ VHDL มันลดการพิมพ์ลง 50% เมื่อใช้ Verilog verse VHDL ตอนนี้คุณเริ่มเห็น บริษัท ทหารชายฝั่งตะวันออกพังทลายและนำ Verilog ไปใช้ในที่สุด คุณเคยได้ยินเกี่ยวกับ System VHDL หรือไม่? VHDL ในที่สุดก็จะไปตามทางเช่นภาษาซอฟต์แวร์ Ada