เครื่องมือสังเคราะห์ Verilog ทั่วไปฟรีหรือไม่


10

มีเครื่องมือการสังเคราะห์โอเพ่นซอร์สฟรีหรือไม่ที่สามารถแปลง Verilog RTL เป็น netlist ประตูทั่วไปได้หรือไม่? (ประกอบด้วย NAND ทั่วไป, NOR, XOR, D-flops / register ฯลฯ ไม่จำเป็นต้องปรับให้เหมาะสม) ถ้าไม่ใช่สำหรับภาษาทั้งหมดแล้วชุดย่อยของ "ประโยชน์" ของ RTL (นอกเหนือจากรายการระดับประตูของ Verilog) เป็นอย่างไร?


+1 สำหรับ "ประกอบด้วย" ไม่ "ประกอบด้วย" :)
Sonicsmooth

คำตอบ:


11

Yosysทำในสิ่งที่คุณต้องการและสนับสนุน Verilog-2005 เป็นส่วนใหญ่ ดูที่ไดเรกทอรี * / rtl / ที่https://github.com/cliffordwolf/yosys-bigsim/สำหรับตัวอย่างที่สามารถสังเคราะห์ได้ด้วย Yosys

การเปิดเผยข้อมูล: ฉันเป็นผู้แต่งของโยซิส


6

Icarus Verilog เครื่องมือ OSS มีประโยชน์มากแม้จะมีการจำลอง http://iverilog.icarus.com/

มันเป็นเครื่องมือจำลองและสังเคราะห์ Verilog มันทำงานเป็นคอมไพเลอร์รวบรวมซอร์สโค้ดเขียนใน Verilog (IEEE-1364) ในรูปแบบเป้าหมายบางอย่าง สำหรับการจำลองแบทช์คอมไพเลอร์สามารถสร้างรูปแบบกลางที่เรียกว่าแอสเซมบลี vvp สำหรับการสังเคราะห์คอมไพเลอร์สร้าง netlists ในรูปแบบที่ต้องการ คอมไพเลอร์ที่เหมาะสมมีวัตถุประสงค์เพื่อแยกและอธิบายรายละเอียดการออกแบบที่เขียนไปยังมาตรฐาน IEEE IEEE Std 1364-2005

Icarus Verilog เป็นงานที่อยู่ระหว่างดำเนินการและเนื่องจากมาตรฐานภาษาไม่ได้หยุดนิ่งเช่นกันมันอาจจะเป็นเช่นนั้นเสมอไป นั่นคือตามที่ควรจะเป็น อย่างไรก็ตามฉันจะเผยแพร่เป็นครั้งคราวและจะพยายามไม่ถอนคุณสมบัติใด ๆ ที่ปรากฏในการเผยแพร่ที่มีเสถียรภาพเหล่านี้

เป้าหมายการย้ายพอร์ตหลักคือ Linux แม้ว่าจะทำงานได้ดีกับระบบปฏิบัติการที่คล้ายคลึงกันหลายระบบ คนหลายคนมีส่วนร่วมไบนารีที่คอมไพล์แล้วของการเผยแพร่ที่เสถียรสำหรับเป้าหมายที่หลากหลาย รีลีสเหล่านี้จัดทำโดยอาสาสมัครดังนั้นสิ่งที่มีอยู่ไบนารีขึ้นอยู่กับผู้ที่ใช้เวลาในการทำบรรจุภัณฑ์ Icarus Verilog ถูกพอร์ตไปยังระบบปฏิบัติการอื่นนั้นเป็นเครื่องมือบรรทัดคำสั่งและมีตัวติดตั้งสำหรับผู้ใช้ที่ไม่มีคอมไพเลอร์ คุณสามารถรวบรวมได้ทั้งหมดด้วยเครื่องมือฟรีเช่นกันแม้ว่าจะมีไบนารีที่คอมไพล์แล้วของรุ่นที่เสถียร


คุณช่วยให้เราเพิ่มเติมเกี่ยวกับสิ่งที่สามารถทำได้?
Kortuk

3
อิคารัส Verilog 0.9+ มี "มากหรือน้อยลดลง" การสนับสนุนสำหรับการสังเคราะห์
Janus Troelsen

4

ฉันคิดว่าความต้องการของคุณให้บริการที่ดีที่สุดโดย HDL Analyzer และ Netlist Architect (HANA): https://sourceforge.net/projects/sim-sim/files / รองรับเกือบทั้งหมดของโครงสร้าง Verilog 1995-2001 มันสร้างผลลัพธ์ในแง่ของประตูทั่วไปในรูปแบบ Verilog นอกจากนี้คุณสามารถระบุไลบรารีเทคโนโลยีที่จะแมป มันมีรูปแบบห้องสมุดของตัวเอง


HANA (โครงการซิมซิม) ดูเหมือนว่าจะไม่ได้รับการดูแล
user35443
โดยการใช้ไซต์ของเรา หมายความว่าคุณได้อ่านและทำความเข้าใจนโยบายคุกกี้และนโยบายความเป็นส่วนตัวของเราแล้ว
Licensed under cc by-sa 3.0 with attribution required.