คำถามติดแท็ก synthesis

ฉันสับสนเล็กน้อยถ้าฉันควรใช้จำนวนเต็มใน VHDL สำหรับสัญญาณสังเคราะห์และพอร์ต ฯลฯ ผมใช้ std_logic ที่ท่าเรือระดับบนสุด แต่ภายในฉันถูกใช้จำนวนเต็มตั้งแต่ทั่วทุกสถานที่ อย่างไรก็ตามฉันได้สะดุดกับการอ้างอิงไม่กี่คนที่บอกว่าคุณควรใช้ลงนาม / ไม่ได้ลงนามสำหรับรหัสที่กำหนดเป้าหมายการสังเคราะห์ ฉันได้ไปและทำใหม่โครงการปัจจุบันของฉันเพื่อใช้ไม่ได้ลงนาม ... และดีมันน่าเกลียดอย่างเห็นได้ชัด การใช้จำนวนเต็มเป็นวิธีที่ไม่ถูกต้องหรือไม่? มีปัญหาอะไร? มีความไม่แน่นอนเกี่ยวกับความกว้างของเครื่องมือที่จะจับคู่จำนวนเต็มหรือไม่

17 vhdl  synthesis 

คำอธิบายว่าอุปกรณ์ดิจิตอลใช้เวลานานในการเผยแพร่หรือไม่ ตัวอย่างเช่นการสังเคราะห์ซอฟต์แวร์ช้ามากเมื่อเทียบกับการสังเคราะห์ฮาร์ดแวร์

14 analog  software  hardware  synthesis  synthesizer 

ในหลักสูตรการออกแบบลอจิกที่เราทุกคนได้เรียนรู้ว่ามันเป็นไปได้ที่จะลดการทำงานตรรกะเช่นโดยการใช้แผนที่ Karnaugh หรืออัลกอริทึมควิน-คสัส นอกจากนี้เรายังได้เรียนรู้ว่าค่า"ไม่สนใจ"เพิ่มโอกาสในการลดขนาด ตัวอย่างเช่นใช้ไฟล์ลงทะเบียน write_addressและwrite_dataสัญญาณไม่ได้เรื่องจริงๆเมื่อสัญญาณwrite_enable '0'ดังนั้นพวกเขาควรจะกำหนดค่า "ไม่สนใจ" เพื่อให้การเพิ่มประสิทธิภาพมากขึ้นในตรรกะที่ขับสัญญาณเหล่านี้ (เช่นไม่ได้อยู่ในไฟล์ลงทะเบียนตัวเอง) วิธีที่ถูกต้องในการระบุค่า "Don't Care" ใน VHDL คือเพื่อให้เครื่องมือการสังเคราะห์มีพื้นที่มากขึ้นสำหรับการเพิ่มประสิทธิภาพที่เป็นไปได้? จนถึงตอนนี้ฉันได้พบสิ่งต่อไปนี้ซึ่งอาจเหมาะสม แต่ฉันไม่แน่ใจจริงๆว่าข้อดีข้อเสียของแต่ละวิธีคืออะไร: เพียงไม่กำหนดสัญญาณ ดูเหมือนว่ามันจะทำงานได้ อย่างไรก็ตามฉันพบว่ามันไม่ทำงานเมื่อคุณต้องการกำหนด "ไม่ทำอะไรคงที่" บางrecordประเภทเนื่องจากค่าคงที่บันทึกต้องได้รับการระบุอย่างสมบูรณ์ (อย่างน้อย Modelsim บอกฉันอย่างนั้น) std_logic_1164แพคเกจที่กำหนดค่าสำหรับ'-' -- Don't care std_ulogicดูเหมือนว่านี่เป็นตัวเลือกที่ถูกต้องสำหรับความหมายที่ชัดเจนว่า "ไม่สนใจ" แต่ฉันไม่เคยเห็นมันมาใช้เลย (ยกเว้นในโครงสร้าง VHDL-2008 ที่ไม่เกี่ยวข้องcase?) Modelsim ใช้ค่า'X'เพื่อแสดงสัญญาณที่ไม่ได้กำหนด อย่างไรก็ตามฉันไม่แน่ใจว่าเครื่องมือการสังเคราะห์เข้าใจการ'X'มอบหมาย - อย่างชัดเจนว่า "ไม่สนใจ" ต่อไปนี้เป็นตัวอย่างโค้ดขนาดใหญ่เกินไปสำหรับการชี้แจงซึ่งฉันได้เตรียมข้อมูล'-'เบื้องต้นเกี่ยวกับการไม่สนใจสัญญาณด้วย ที่คุณสามารถดูสัญญาณcontrol.reg_write_addressสามารถมีค่าที่แตกต่างกัน 3: "----", และinstruction(11 downto 8); instruction(3 …

11 vhdl  synthesis  optimization 

มีเครื่องมือการสังเคราะห์โอเพ่นซอร์สฟรีหรือไม่ที่สามารถแปลง Verilog RTL เป็น netlist ประตูทั่วไปได้หรือไม่? (ประกอบด้วย NAND ทั่วไป, NOR, XOR, D-flops / register ฯลฯ ไม่จำเป็นต้องปรับให้เหมาะสม) ถ้าไม่ใช่สำหรับภาษาทั้งหมดแล้วชุดย่อยของ "ประโยชน์" ของ RTL (นอกเหนือจากรายการระดับประตูของ Verilog) เป็นอย่างไร?

10 verilog  synthesis 

ฉันรู้สองวิธีที่ตัวแปร VHDL ถูกสังเคราะห์โดยเครื่องมือการสังเคราะห์: ตัวแปรที่สังเคราะห์เป็นตรรกะเชิงผสม ตัวแปรที่สังเคราะห์เป็น Latch โดยไม่ได้ตั้งใจ (เมื่อกำหนดค่าตัวแปรเริ่มต้นให้กับสัญญาณหรือตัวแปรอื่น) อะไรคือวิธีอื่น ๆ ที่ตัวแปร VHDL สามารถสังเคราะห์ได้? (ตัวอย่าง: สามารถตีความเป็น FF ได้หรือไม่)

9 vhdl  synthesis  rtl