PLL - ทำไมเปรียบเทียบเฟสไม่ใช่ความถี่

ฉันมีคำถามเกี่ยวกับ PLL เป้าหมายของ PLL คือการรับสัญญาณสองสัญญาณที่มีความถี่เท่ากัน (อาจมีการเปลี่ยนแปลงในเฟสตามที่ฉันเข้าใจ) ดังนั้นในกรณีนี้ทำไมคุณถึงใช้เครื่องตรวจจับเฟสเพื่อเปรียบเทียบเฟสและไม่เพียง แต่เปรียบเทียบความถี่เท่านั้น

ขอขอบคุณ

ในกรณีส่วนใหญ่วิธีที่ดีที่สุดที่จะบอกได้ว่าความถี่ของรูปคลื่นความคิดเห็นตรงกับความถี่ของรูปแบบการอ้างอิงที่ถูกต้องคือการสังเกตว่ารูปคลื่นทั้งสองนั้นรักษาความสัมพันธ์ของเฟสคงที่หรือไม่ หากความถี่ของรูปคลื่นความคิดเห็นนั้นสูงกว่าคลื่นอ้างอิงเล็กน้อยเฟสของมันจะนำไปสู่รูปแบบคลื่นอ้างอิงโดยจำนวนที่เพิ่มขึ้นในแต่ละรอบ เช่นเดียวกันหากความถี่ต่ำกว่าการอ้างอิงเฟสของมันจะล่าช้าในแต่ละรอบ หากรูปแบบของคลื่นอ้างอิงมีความเสถียรพอสมควรการพยายามรักษาเฟสล็อกไว้จะให้การล็อคความถี่ที่เสถียรมาก

มีหลายครั้งที่การบำรุงรักษาเฟสล็อกนั้นยากหรือมีผลบังคับใช้เช่นถ้าจำเป็นต้องสร้างความถี่ที่มีเสถียรภาพซึ่งค่าเฉลี่ยระยะยาวนั้นตรงกับการอ้างอิง "warbling" ในกรณีนั้นความจริงที่ว่าลูปที่ล็อคด้วยความถี่จะไม่ติดตามความถี่อ้างอิงอย่างแน่นหนาเหมือนกับลูปล็อกเฟสจะไม่เสียเปรียบเนื่องจากจุดประสงค์ทั้งหมดของลูปในกรณีนั้นคือการหลีกเลี่ยงการทำให้เกิดการบิด ในการอ้างอิงที่ส่งผ่านไปยังเอาต์พุต แม้ว่าโดยทั่วไปแล้วการตอบสนองที่แน่นกว่าของลูปล็อกเฟสจะดีกว่ากับการตอบสนองที่หลวมของลูปที่ล็อคด้วยความถี่

จากมุมทฤษฎีมากขึ้นความถี่คืออนุพันธ์ของเวลาของเฟส เฟสเป็นอินทิกรัลเวลาของความถี่ ดังนั้นเมื่อใช้เครื่องตรวจจับเฟสเพื่อควบคุมความถี่ผ่าน VCO จะมีการรวมรอบลูป หรือเอฟเฟกต์การกรองแบบโลว์พาส

ข้อดีที่ได้รับคือการปฏิเสธ "warbling" หรือแม้แต่ความบกพร่องในการอ้างอิง

หลายปีที่ผ่านมาด้วย BEE ที่สร้างขึ้นใหม่ฉันใช้ PLL เพื่อแก้ปัญหาที่ความผิดพลาดของนาฬิกา backplane เนื่องจากตัวอย่างเช่นการ์ดเสียบร้อน (นี่คือผู้ให้บริการห่วงดิจิตอล) ทำให้การ์ดที่มีความอ่อนไหวเป็นพิเศษ "ล็อค" ปล่อยสายที่กำลังใช้อยู่ PLL ปฏิเสธข้อผิดพลาดทำให้นาฬิกามีเสถียรภาพสำหรับการ์ดสายซึ่งโดยเฉลี่ยแล้วความถี่ถูกล็อคไว้ที่นาฬิกา backplane

ฉันคิดว่าเหตุผลหลักคือเฟสนั้นสามารถวัดได้ทันทีในเวลาเกือบเป็นศูนย์ในขณะที่ความถี่ในเครื่องตรวจจับเฟส Type II ที่สร้างขึ้นในไลบรารี PLL และชิป PLL จำนวนมากต้องการวงจรนาฬิกาอย่างน้อยหนึ่งรอบ และหากใช้ข้อมูลความถี่ของสัญญาณอาจไม่ง่ายในการแยก นอกจากนี้การปรากฏตัวของข้อบกพร่องทำให้เกิดข้อผิดพลาด

ความจริงก็คือการตรวจจับ F ให้เวลาจับเร็วขึ้นเนื่องจากการขาดการตอบรับเชิงบวกเมื่อวงจรข้ามกลายเป็นข้อเสนอแนะในเชิงบวกสำหรับเครื่องตรวจจับเฟส Type I เช่นเอกสิทธิ์หรือประตูหรือไดโอดหรือทรานซิสเตอร์ผสมเฟสผสมทวี แต่สิ่งเหล่านี้มีภูมิคุ้มกันมากกว่าที่จะบกพร่องและไม่สนใจการเปลี่ยนที่ผิดพลาด

เครื่องตรวจจับที่ไวต่อขอบไม่ว่าจะเป็นเฟสหรือการนับรอบหรือการตรวจจับความถี่นั้นไม่ได้รับการยกเว้นและไม่เหมาะสำหรับสัญญาณอินพุตที่มีเสียงดัง แต่มีประโยชน์มากสำหรับการปรับความถี่ PLL พร้อมข้อผิดพลาดความถี่อินพุตกว้างสำหรับการสังเคราะห์สัญญาณนาฬิกา ความยากในช่วงการจับภาพกว้างขึ้นโดยไม่เพิ่มแบนด์วิดท์และกำไรจากการวนซ้ำ

โปรดของฉัน PLL คือการจับข้อมูลที่มีเสียงดังในช่วง blanking แนวตั้งทีวีที่ไม่ได้ใช้ (VBI) ข้อมูลเป็น NRZ 4Mb / s ที่เรียบง่ายสำหรับข้อมูลหนึ่งบรรทัดทุกฟิลด์ หรือ 1 / 120th ของวินาทีสำหรับ NTSC VCXO ถูกแปลงเป็นสัญญาณฟันเลื่อยและข้อมูลเป็นการออกอากาศแบบแอนะล็อกซึ่งอาจมีสัญญาณรบกวน ข้อมูลถูกกรองเพื่อยกโคไซน์เพื่อกำจัด ISI และสร้างความแตกต่างให้กับพัลส์ช็อตเดียวซึ่งจะสุ่มตัวอย่างเฟสของสัญญาณ Sawtooth จากนั้นเก็บไว้จนกว่าจะถึงการเปลี่ยนบิตถัดไป มีความเสถียรเพียงพอที่จะซิงค์จากสนามหนึ่งไปยังอีกสนามหนึ่ง แต่สามารถแก้ไขข้อผิดพลาดของเฟสได้ภายใน 1% เราใช้มันเพื่อออกอากาศเกมที่ดำเนินการได้สำหรับ VIC-20 ของ TRS-80 ในช่วงต้นยุค 80 เพื่อให้ดูเหมือนเป็นโมเด็ม 2 ทางที่เป็นเพียงเซิร์ฟเวอร์ที่ส่งเกมทั้งหมดให้เลือกอย่างรวดเร็ว (ไฟล์เล็ก ๆ แล้ว)

สัญญาณเครื่องตรวจจับเฟสที่ใช้วงจร S&H จะสร้างสัญญาณข้อผิดพลาดซึ่งเป็นสัญญาณที่ซ้ำกันเสมอ ... ในกรณีของฉันจะมีสัญญาณเสียงแหลมที่คมชัด ที่ศูนย์เฟสผิดพลาด ขอบของข้อมูลเรียงรายไปด้วยกึ่งกลางของฟันเลื่อย

จากจุดตรวจจับเฟสมุมมองเชิงคณิตศาสตร์ไม่ได้เปรียบเทียบเฟสของสัญญาณ โดยปกติเครื่องตรวจจับเฟสจะผลิตฟังก์ชันที่ไม่เป็นเชิงเส้น (เช่นบาป, ฟันเลื่อย, พวงของพัลส์) ซึ่งการประมาณขึ้นอยู่กับความแตกต่างของเฟสระหว่างสัญญาณสองสัญญาณเท่านั้น การเปลี่ยนแปลงที่ไม่เป็นเชิงเส้นที่ซับซ้อนของระบบหลุม (VCO + ตัวตรวจจับเฟส + ฟิลเตอร์) บังคับให้ลูปล็อคเฟสเพื่อซิงโครไนซ์ความถี่ของ VCO กับความถี่อินพุต การดัดแปลงที่แตกต่างกันของ PLL ถูกนำมาใช้เพื่อปรับปรุงลักษณะการทำงาน ( Hold-in, pull-in และ lock-in range ของวงจรที่ใช้ PLL: นิยามทางคณิตศาสตร์ที่เข้มงวดและข้อ จำกัด ของทฤษฎีคลาสสิก) เพื่อซิงโครไนซ์ความถี่ได้เร็วขึ้นและอย่างแข็งแกร่งยิ่งขึ้น หนึ่งในตัวตรวจจับเฟสที่ได้รับความนิยมมากที่สุดคือ Phase Frequecny Detector (PFD) ถูกออกแบบมาเพื่อใช้ความแตกต่างความถี่ของสัญญาณเพื่อปรับปรุงลักษณะเหล่านี้ ภาพรวมทางคณิตศาสตร์ที่ดีของแบบจำลอง PLL แบบอะนาล็อกจะได้รับในการวนเฟสล็อก: แบบไม่เชิงเส้นและข้อ จำกัด ของทฤษฎีคลาสสิก