ฉันกำลังมองหาที่จะใช้เฟสล็อคใน FPGA โดยไม่ต้องใช้ส่วนประกอบภายนอกใด ๆ (นอกเหนือจาก ADC) สำหรับความเรียบง่ายล็อคชีพจรแบบไบนารีที่เรียบง่ายเพียงพอ ความถี่ของสัญญาณคือ ~ 0.1-1% ของนาฬิกา ฉันไม่สามารถใช้นาฬิกาออนบอร์ดของ PLL ได้เพราะโดยทั่วไปแล้ว:
- ไม่สามารถกำหนดค่าได้ (ตั้งค่าระหว่างการสังเคราะห์)
- ที่กระวนกระวายใจ
- ไม่รองรับความถี่ที่ฉันต้องการ
ฉันเรียงลำดับจากวรรณกรรมและพบว่ามีกี่เฟสล็อกลูป สิ่งที่น่าสังเกตมากที่สุดคือ "ชีพจรขโมย" ที่ฉันสามารถโพสต์ลิงก์ไว้ได้หากต้องการ ฉันนำไปใช้และสังเคราะห์ด้วยความสำเร็จบางอย่าง แต่ช่วงกระวนกระวายใจและช่วงล็อกไม่ดีเท่าที่โฆษณาไว้ ฉันยังประสบความสำเร็จในการใช้ DVCO ภายนอก แต่ฉันต้องการถ้าฉันสามารถใช้ทุกอย่างบนชิป
การออกแบบวงจรดิจิตอลหรือแม้กระทั่งคำใบ้ในทิศทางที่ถูกต้องก็จะมีประโยชน์ (ฉันต่อสู้กับสิ่งนี้มาระยะหนึ่งแล้ว) การติดตั้ง FPGA ที่ได้รับการพิสูจน์แล้วจะยอดเยี่ยม แต่ไม่ได้คาดหวัง
เพิ่ม 10-27-2010
การออกแบบ DPLL จริงที่ฉันใช้มี "Random Walk Filter" เป็นตัวกรองลูป (ไม่ใช่ "ชีพจรขโมย" ที่อธิบายไว้ก่อนหน้านี้จะผ่านบันทึกย่อของฉันที่ไม่ได้ผลดี) จากนั้นขับนาฬิกาพัลส์ไปยัง DCO . ช่วงล็อคอินถูกตั้งค่าผ่านตัวแบ่งใน DCO ความไวของวงถูกกำหนดโดยการเปลี่ยนแปลงความยาวของการเดินแบบสุ่ม
บทความที่พบนี้ถูกอ้างถึงในตอนท้ายของโพสต์นี้ หลังจากใช้ชิ้นส่วนของตัวเองฉันพบว่ามันถูกนำไปใช้จริงใน OpenCores อย่างไรก็ตามปรากฎว่าในช่วงไม่กี่เดือนที่ผ่านมาโครงการถูกลบ แต่ฉันได้บันทึกไฟล์ Verilog หากใครต้องการ
Yamamoto, H .; Mori, S. , "ประสิทธิภาพของไบนารี Quantized All Digital Phase-Looped Locked กับ Class ใหม่ของ Sequential Filter," การสื่อสาร, ธุรกรรม IEEE บน, vol.26, no.1, pp. 35- 45, ม.ค. 1978
ดอย: 10.1109 / TCOM.1978.1093972
URL: http://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=1093972&isnumber=23895