วิธีการเพิ่มจำนวนกระวนกระวายใจควบคุมสัญญาณ

พื้นหลัง

ฉันกำลังพัฒนานาฬิกาดิจิตอลและวงจรการกู้คืนข้อมูลและตอนนี้ฉันกำลังเข้าสู่ขั้นตอนการประเมินผลโดยมุ่งเน้นที่การทดสอบขีด จำกัด ของการออกแบบและการค้นหาจุดแข็งและจุดอ่อนที่อาจเกิดขึ้น ตัวชี้วัดที่สำคัญของการออกแบบนี้คือความทนทานต่อความกระวนกระวายใจในสัญญาณอินพุตแบบอะซิงโครนัส เพื่อประเมินตัวชี้วัดนี้ฉันมีการตั้งค่าการทดสอบในใจดังต่อไปนี้

^{จำลองวงจรนี้ - แผนผังที่สร้างโดยใช้CircuitLab}

ปัญหา

เพื่อให้แน่ใจว่าผลลัพธ์ของการทดสอบมีความหมายมันเป็นที่พึงปรารถนาที่กระวนกระวายใจมีลักษณะเหล่านี้:

• สุ่มหรือหลอกสุ่ม
• การกระจายแบบเกาส์
• ความเบี่ยงเบนมาตรฐานของเสียงเป็นพารามิเตอร์และสามารถกวาดได้ (JITTER CONTROL ด้านบน)

ดูเหมือนจะไม่ใช่เรื่องง่ายที่จะทำสำเร็จ มีวิธีง่ายๆในการฉีดจำนวนกระวนกระวายใจที่ควบคุมลงในการตั้งค่าการทดสอบหรือไม่?

สิ่งที่ฉันมีจนถึงตอนนี้

ฉันได้ให้ความคิดและการวิจัยและฉันมีสองวิธีที่เป็นไปได้ที่จะใช้สิ่งนี้ในฮาร์ดแวร์

1. หากนาฬิกาทดสอบวงจรส่งสัญญาณมีค่าสูงกว่า DUT อย่างมีนัยสำคัญสามารถส่งออกได้เกินขนาด จากนั้นตัวอย่างเพิ่มเติมสามารถเพิ่มหรือลบออกจากเอาต์พุตเพื่อฉีดจำนวนกระวนกระวายใจที่ไม่ต่อเนื่อง กระวนกระวายใจนี้จะไม่เป็นแบบเกาส์เนี้อที่สมบูรณ์แบบเนื่องจากเสียงรบกวนการวัด แต่ถ้าอัตราการสุ่มตัวอย่างการส่งผ่านข้อมูลสูงเกินไปของวงจรทดสอบความกังวลนี้ก็สามารถลดลงได้
2. การตั้งค่าการทดสอบโดย Kubicek และคณะ (ด้านล่าง) ใช้การส่งด้วยแสงพร้อมตัวลดทอนแบบปรับระดับเพื่อให้ได้เอฟเฟกต์ที่ต้องการ มันไม่ชัดเจนเลยสำหรับฉันว่าทำไมสิ่งนี้ถึงบรรลุผลข้างต้น แต่ตัววิเคราะห์สเปกตรัมควรจะสามารถตรวจสอบว่ามันทำงานได้ตามที่ตั้งใจหรือไม่

ฉันเข้าใจคำถามของฉันละเว้นรายละเอียดมากมายเกี่ยวกับการออกแบบและการตั้งค่าการทดสอบ นี่คือเจตนาที่ฉันต้องการให้มันเป็นแนวความคิดและทั่วไปที่สุด ฉันต้องการหลีกเลี่ยงการเป็นโพสต์เฉพาะการออกแบบเพื่อสร้างโพสต์ของค่าอ้างอิงถาวร

คำตอบหนึ่งที่ชัดเจนคือการใช้เครื่องกำเนิดสัญญาณดิจิตอลเพื่อเพิ่มเสียงควบคุมในอินพุตควบคุมของ VCO

โปรดทราบว่าสัญญาณเสียงนี้จะแสดงถึงข้อผิดพลาดความถี่ทันทีแทนที่จะเป็นข้อผิดพลาดเฟสที่คุณเชื่อมโยงกับกระวนกระวายใจดังนั้นจึงควรรวม / แยกความแตกต่างอย่างเหมาะสม

คุณแสดงวงจรแยกเพิ่มตัวกระวนกระวายใจเพื่อสัญญาณที่สะอาดซึ่งมาจากตัวกำเนิดการทดสอบ VCO อาจเป็นส่วนหนึ่งของ PLL ในวงจรแยกนั้น PLL จะรักษาความถี่เอาท์พุทเฉลี่ยให้เหมือนกับอินพุท แต่จะมีผลกระทบน้อยที่สุดต่อกระวนกระวายใจที่เพิ่มเข้ามาตราบใดที่ข้อเสนอแนะของลูปมีผลตอบรับน้อยที่สุดที่ความถี่กระวนกระวายใจ

หากคุณต้องการสร้างมากกว่าหนึ่งส่วนของหน่วยช่วงเวลาของกระวนกระวายใจสูงสุดถึงยอดคุณจะต้องมีร้านค้ายืดหยุ่น (FIFO) ของการเรียงลำดับบางอย่างเพื่อเก็บข้อมูลการทดสอบ มันอาจจะง่ายกว่าที่จะใช้นาฬิกาที่กระวนกระวายใจเพื่อสร้างข้อมูลตั้งแต่แรก

การตั้งค่าการทดสอบโดย Kubicek และคณะ ใช้การส่งผ่านด้วยแสงพร้อมตัวลดทอนแบบปรับระดับเพื่อให้ได้เอฟเฟกต์ที่ต้องการ มันไม่ชัดเจนเลยสำหรับฉันว่าทำไมสิ่งนี้ถึงได้บรรลุผลข้างต้น

คำถามโดยนัยของคุณคือ "สิ่งที่เกิดขึ้นในรูปที่ 5 เพื่อสร้างตัวสั่นแบบสุ่มควบคุม"

ก่อนอื่นให้ตระหนักว่าตัวรับออปติคัลทุกตัวส่งสัญญาณรบกวนไปยังสัญญาณที่ได้รับ เสียงนี้เป็นแบบจำลองที่ค่อนข้างแม่นยำว่าเป็นเสียงกระแสเกาส์แบบสุ่ม แอมพลิฟายเออร์ trans-impedance (TIA) ของผู้รับจะแปลงเสียงปัจจุบันไปเป็นเสียงแรงดันไฟฟ้า เอาต์พุตโฟโตไดโอด / TIA เป็นสัญญาณอะนาล็อกตามสัดส่วนของสัญญาณอินพุตออปติคัลบวกกับเสียงรบกวนเพิ่มเติมที่เราเพิ่งพูดถึง

สิ่งที่ซ่อนอยู่ในภาพวาดนั้นเป็นแอมพลิฟายเออร์ที่ จำกัด เพื่อรับระดับตรรกะดิจิทัลจากเอาต์พุต TIA ฉันเดาว่านี่เกิดขึ้นในบัฟเฟอร์ fan-out ในวงจรที่วาดออกมา เมื่อคุณใช้แอมพลิฟายเออร์ที่มีข้อ จำกัด กับอินพุตที่มีเสียงดังเสียงจะถูกแปลงเป็นกระวนกระวายใจเนื่องจากมีการเปลี่ยนแปลงในเวลาใดที่ขอบที่เพิ่มขึ้นและลดลงข้ามขีด จำกัด การตัดสินใจ การแปรผันของจังหวะเวลานั้นกระวนกระวายใจและเป็นสัดส่วนกับเสียงที่อินพุตและแปรผกผันกับความชันของขอบ (dV / dt)

เมื่อคุณเพิ่มการลดทอนแสงคุณลด dV / dt แต่คุณไม่ลดเสียงรบกวนดังนั้นคุณจึงเพิ่มความกระวนกระวายใจ

เกี่ยวกับโซลูชัน VCO

FM'ing แหล่งเวลาของคุณ (ตามคำแนะนำโดยคำตอบของเดฟ) ไม่น่าจะสร้างเสียงรบกวนแบบเกาส์นตามที่คุณร้องขอในคำถามของคุณ แน่นอนว่าไม่ใช่เสียงรบกวนแบบสุ่มที่ไม่เกี่ยวข้องจากขอบถึงขอบ (กระวนกระวายใจแบบสุ่มหรือ "RJ") ซึ่งน่าจะเป็นสิ่งที่คุณเป็นหลังจากและสิ่งที่คุณจะได้รับจากวงจร Kubicek

นี่เป็นวิธีที่ดีในการรับคลื่นความถี่ไซน์ (SJ) ซึ่งเป็นข้อมูลจำเพาะอื่นที่คุณต้องกังวลเมื่อทำการวิเคราะห์ลักษณะ CDR ในความเป็นจริงมันเป็นเรื่องธรรมดามากในประสบการณ์ของฉันในการระบุ CDR โดยความอดทนต่อคลื่นความถี่ไซน์เดี่ยวความถี่มากกว่าความอดทนต่อการกระวนกระวายแบบสุ่มแบบเกาส์แบบไม่มีเงื่อนไข

สิ่งหนึ่งที่คุณสามารถทำได้คือการใช้วงจรการหน่วงเวลาที่ใช้ใน DLL ของรุ่น โดยทั่วไปจะเป็นโซ่อินเวอร์เตอร์ที่ติดดาวปัจจุบัน คุณจะต้องลดกระแสไฟจากรางเข้าสู่อุปกรณ์และแหล่งจ่ายกระแสไฟฟ้าออกจากอุปกรณ์ (สำหรับสมมาตรของการขึ้น / ลง) และมีอินเวอร์เตอร์การสร้างใหม่ (โดยไม่ต้องอดอาหารในปัจจุบัน) บนเอาท์พุท

สิ่งนี้จะเลียนแบบแหล่งที่พบมากที่สุดของ Jitter ในแหล่งที่มา (การล่มสลายของรางบางส่วนและการมอดูเลตไปยังเอาต์พุตผ่าน G_m ของทรานซิสเตอร์

^{จำลองวงจรนี้ - แผนผังที่สร้างโดยใช้CircuitLab}

แหล่งจ่ายกระแสไฟฟ้าที่ควบคุมแรงดันไฟฟ้านั้นสามารถเป็นทรานซิสเตอร์ PMOS และ NMOS ได้ แต่บนกระดานคุณมีตัวเลือกอื่น ๆ คุณสามารถเปลี่ยนจำนวนขั้นตอนเพื่อเพิ่มการควบคุมแรงดันไฟฟ้าล่าช้า

เพื่อแย้งตัวเองคุณสามารถควบคุมเสบียงส่วนบนได้ตราบใดที่คุณรักษาจำนวนระยะเวลาหน่วงให้เป็นเลขคู่ จากนั้นคุณจะต้องมีอินเวอร์เตอร์สองตัวสร้างใหม่บนเอาต์พุต

^{จำลองวงจรนี้}

อย่างไรก็ตามมีวิธีที่ง่ายกว่านี้หากคุณต้องการฉีดเสียงที่ขอบ

^{จำลองวงจรนี้}