คำถามติดแท็ก system-verilog

หนังสือเรียนทุกเล่มที่ฉันเห็นทำให้เป็นเรื่องใหญ่ว่าการทดสอบและการตรวจสอบเป็นแนวคิดที่แตกต่างกันสองประการ ยังไม่มีใครในพวกเขาให้ความแตกต่างที่ชัดเจน (หรือชัดเจนพอที่ฉันในที่สุด) เพื่อให้บริบทบางอย่างฉันสนใจในการตรวจสอบการออกแบบฮาร์ดแวร์ดิจิทัลโดยใช้ภาษาการออกแบบฮาร์ดแวร์ (HDL) ฉันเคยเห็นคำอธิบายบางอย่างที่หันไปใช้ความแตกต่างที่ "จับต้องได้" หรือ "จับต้องได้": ถ้ามันเกี่ยวกับอุปกรณ์ที่ผลิตแล้วนั่นเป็นการทดสอบ นี่เป็นเรื่องราวทั้งหมดหรือไม่? ถ้าเป็นเช่นนั้นทำไมคำว่า "test" ถึงเกิดขึ้นบ่อยครั้งในการตรวจสอบ (โดยเฉพาะอย่างยิ่งในการตรวจสอบการทำงานเราพูดถึง testcase, testbenches, DUT (อุปกรณ์ภายใต้การทดสอบ), การทดสอบโดยตรง, การทดสอบแบบสุ่ม ฯลฯ )

15 vhdl  verilog  test  system-verilog  verification