คำถามติดแท็ก timing-analysis

ฉันมีการออกแบบ Serial-ATA Controller ที่ทำงานบนอุปกรณ์ Xilinx 7-series เกือบทุกชนิดยกเว้นอุปกรณ์ Artix-7 ซึ่งทำให้ฉันปวดหัว ... การออกแบบที่บริสุทธิ์ (SATA 6.0Gb / s, นาฬิกาออกแบบ 150 MHz) สามารถนำมาใช้กับ Artix-7 200T ของฉัน ถ้าฉันเพิ่ม ILA cores (เดิมชื่อ ChipScope) เวลาจะไม่เป็นไปตาม ฉันทำสิ่งที่ผ่อนคลายสถานการณ์: - เพิ่ม 2 ขั้นตอนไปป์ไลน์ในแต่ละแกน ILA - เพิ่ม 1 ขั้นตอนไปป์ไลน์ระหว่างตัวรับส่งสัญญาณ GTP และตรรกะ - ใช้ retiming, remap และการวางตำแหน่งกว้างเป็นกลยุทธ์การดำเนินงานทางเลือก ภาพนี้แสดงขั้นตอนการออกแบบปกติ แกน ILA นั้นอยู่ไกลจาก SATAController …

9 xilinx  routing  high-speed  timing-analysis  artix-series-fpga