มีคำถามสองสามข้อที่พูดถึงความแตกต่างระหว่างกระบวนการ CMOS มาตรฐานและการผลิต DRAM:
เหตุใดไมโครคอนโทรลเลอร์จึงมี RAM น้อยมาก
พวกเขารวมตรรกะในกระบวนการ DRAM ในขณะที่ผลิต SDRAM อย่างไร
ความแตกต่างอะไรกันแน่หรือนี่เป็นความลับทางการค้าโดยสิ้นเชิง? ฉันต้องการคำตอบโดยละเอียดสำหรับคนที่มีความเข้าใจระดับสูงโดยทั่วไปเกี่ยวกับกระบวนการพิมพ์หิน
คำตอบ:
นี่คือกระดาษ (ลงวันที่เล็กน้อย) ที่กล่าวถึงความแตกต่าง: http://www.ece.neu.edu/faculty/ybk/publication/ASSESSING_MERDRAM_ELSEVIER.pdf
โดยทั่วไปจะทำให้ความแตกต่างที่สำคัญมีน้อยลง
กระแสไฟรั่ว Pass pass สำหรับเซลล์ DRAM จะต้องมีการรั่วไหลต่ำมากมิฉะนั้นกระแสรั่วไหลจะส่งผลกระทบต่อบิตที่เก็บไว้ในเซลล์อย่างรวดเร็วว่าข้อมูลจะหายไประหว่างรอบการรีเฟรช เทคนิคหนึ่งที่ใช้คืออคติพื้นผิว - ส่วนใหญ่ของแผ่นเวเฟอร์จะถูกเก็บไว้ที่แรงดันไฟฟ้าที่ไม่ใช่ศูนย์เพื่อเปลี่ยนประสิทธิภาพของทรานซิสเตอร์ สำหรับตรรกะคุณต้องการให้วัสดุพิมพ์อยู่ที่ 0V เพื่อประสิทธิภาพที่ดีที่สุด (ความเร็วสูงสุด) กระดาษระบุว่าการสร้าง DRAM ในกระบวนการลอจิก 0.5 um จะส่งผลให้เกิดวงจรการรีเฟรช 20 ครั้งบ่อยกว่าที่จำเป็นสำหรับกระบวนการ DRAM อัตราการรีเฟรชที่สูงขึ้นจะทำให้สิ้นเปลืองพลังงานมากขึ้นและอาจทำให้เกิดความล่าช้าในการเข้าถึงหน่วยความจำ
แรงดันไฟฟ้าเกณฑ์ แรงดันไฟฟ้าเกณฑ์สูงจำเป็นต้องมีเพื่อลดกระแสรั่วไหล อย่างไรก็ตามทรานซิสเตอร์แรงดันไฟฟ้าเกณฑ์สูงจะเปลี่ยนช้าลงเนื่องจากแรงดันไฟฟ้าขาเข้าจะต้องสูงขึ้นก่อนที่ทรานซิสเตอร์จะเปลี่ยนต้องใช้เวลามากขึ้น แรงดันไฟฟ้าเกณฑ์สามารถปรับได้โดยใช้การตั้งค่าแบบไบอัสหรือโดยการเพิ่มความเข้มข้นเจือปน กระดาษระบุว่าแรงดันไฟฟ้าตามเกณฑ์กระบวนการ DRAM สูงกว่าแรงดันไฟฟ้าของกระบวนการตรรกะประมาณ 40% มีความเป็นไปได้ที่จะเพิ่มจำนวนทรานซิสเตอร์ที่แตกต่างกันในปริมาณที่แตกต่างกัน แต่สิ่งนี้จะเพิ่มความซับซ้อนของกระบวนการ
การเชื่อมต่อระหว่างชิป การออกแบบ DRAM นั้นปกติมากและต้องใช้สายคู่ขนานจำนวนมากที่มีการข้ามค่อนข้างน้อย การออกแบบเชิงตรรกะต้องการความซับซ้อนมากขึ้น ด้วยเหตุนี้กระบวนการ DRAM จึงไม่สนับสนุนชั้นโลหะจำนวนมากเท่ากับกระบวนการลอจิก พื้นผิวของ DRAM นั้นมีลักษณะเป็นหลุมเป็นบ่อมากเนื่องจากการสร้างเซลล์ DRAM ซึ่ง จำกัด จำนวนชั้นของโลหะที่สามารถใช้งานได้ การออกแบบแบบลอจิกนั้นมีวิธีการราบเรียบมากและใช้เทคนิคการปรับผิวเรียบ (การขัดอย่างดีมาก) เพื่อทำให้แบน (planarize) แต่ละชั้นก่อนที่ชั้นถัดไปจะถูกสร้างขึ้นด้านบน โดยทั่วไปกระบวนการของ DRAM นั้นรองรับเลเยอร์โลหะ 4 ชั้นในขณะที่กระบวนการลอจิกรองรับได้มากกว่า 7 หรือ 8 กระบวนการสถานะลอจิกปัจจุบันเป็น 13 - 14 ชั้นโลหะ
ปัญหาอื่น ๆ การรั่วไหลของเซลล์ DRAM จะต้องเก็บไว้ในระดับต่ำมากเพื่อรักษาประจุในตัวเก็บประจุของเซลล์ ตัวเก็บประจุต้องมีประสิทธิภาพสูงในพื้นที่ซึ่งไม่ใช่เรื่องง่ายสำหรับตัวเก็บประจุบนซิลิคอน กระบวนการ DRAM ใช้กระบวนการที่ค่อนข้างพิเศษในการสร้างตัวเก็บประจุที่ไม่สามารถใช้ได้กับกระบวนการตรรกะปกติ
TL; DR: กระบวนการ DRAM สร้างลอจิกช้ากระบวนการลอจิกจะสร้าง DRAM ที่รั่วไหล ความแตกต่างของกระบวนการหลักคือการนับชั้นโลหะการเติมทรานซิสเตอร์การสร้างตัวเก็บประจุและการให้น้ำหนักของสารตั้งต้น