ตอบ:

ไม่มีสิ่งใดผิดกับโครงร่างที่สำคัญมันกลับกลายเป็นว่าหม้อแปลงอีเธอร์เน็ตไม่ได้มาตรฐานโดย 0.2dB ในการสูญเสียการแทรกเมื่อจับคู่กับ PHY IC ที่เราใช้อยู่

คำถาม

มีอะไรผิดปกติอย่างเห็นได้ชัดกับการกำหนดเส้นทาง PCB ของอีเธอร์เน็ตกิกะบิตหรือไม่?

Gigabit Ethernet มีข้อ จำกัด ด้านการออกแบบมากมายเนื่องจากโครงร่างของส่วนประกอบบน PCB มันเป็นไปไม่ได้ที่จะทำตามกฎการออกแบบทั้งหมด การออกแบบนี้จะต้องใช้ความเร็วกิกะบิตและป้อนแหล่งจ่าย POE

นอกจากนี้ยังต้องผ่าน FCC อีเอ็มซีอีเอ็ม / ESD และการทดสอบ

ฉันได้อ่านบันทึกการใช้งานเกือบทั้งหมดแล้ว (TI, Intel..etc) ฉันมีความรู้อย่างดีที่สุดตามพวกเขาให้ดีที่สุดเท่าที่จะทำได้ การติดตามถูกกำหนดเส้นทางเป็นคู่ diff และมีระยะห่างที่ดีที่สุดเพื่อป้องกันการข้ามพูดคุย การใช้ vias / stubs ขั้นต่ำ 2 ต่อเซกเมนต์ พวกมันมีความสมมาตรเท่าที่จะเป็นไปได้และแม่เหล็กโพสต์แต่ละคู่จะอยู่ในระยะ 1.25 มม. แม่เหล็กก่อนที่จะถูกจับคู่ภายใน 2 มม. ร่องรอยถูกส่งไปที่เลเยอร์ด้านล่างเพื่อหลีกเลี่ยงการข้ามเครื่องบินพลังงานหลายอันเป็นข้อมูลอ้างอิง

อย่างไรก็ตามการออกแบบนี้นำเสนอความท้าทายที่ฉันไม่มีประสบการณ์ในการประเมิน เช่นเมื่อใดที่คุณเลือกที่จะละเมิดกฎการออกแบบและคุณสามารถทำอะไรได้บ้าง

เฉพาะ

1. RJ45 และ Magnetics ต้องอยู่ในตำแหน่งที่เหมาะสม ร่องรอยจาก RJ45 ไปยัง Magnetics นั้นมีความยาวตรงกันภายใน 2 มม.และวางเป็นคู่ต่างกัน อย่างไรก็ตามเป็นบิตของยุ่งเหยิง - นี้จะทำให้เกิดปัญหากับประสิทธิภาพการทำงานของ GBE?
2. เนื่องจากข้อ จำกัด Magnetics มีร่องรอยการแตะตรงกลางสองอันวางไว้ข้างใต้ (สำหรับ POE) - นี่จะกลายเป็นปัญหา EMI หรือไม่? (หมายเหตุการใช้งานแนะนำให้หลีกเลี่ยงพื้นที่ด้านล่างสนามแม่เหล็ก)
3. โพสต์สนามแม่เหล็กมีคุณสมบัติสองอย่างที่ต้องระวัง - ตัวกำเนิดคริสตัลและหม้อแปลง (ในช่องเสียบ) ซึ่งอาจเพิ่มสัญญาณรบกวนให้สัญญาณวิธีนี้จะหลีกเลี่ยงได้อย่างไร?
4. VIAs / Stubs ที่ phy end วางไว้ในลักษณะที่ยอมรับได้หรือไม่?

มีและข้อบกพร่องที่ชัดเจนของเค้าโครงนี้ที่ฉันหายไปหรือไม่?

สิ่งที่ผุดขึ้นในใจ:

• โดยปกติคุณจะสร้างแบบจำลองการติดตาม PCB ของคุณเป็นสายส่งที่มีลักษณะเหมือนกันที่ด้านบนเหมือนกับที่ชั้นล่าง ด้วยเหตุนี้มันจึงไม่ได้สร้างความแตกต่างอย่างมากกับความยาวของร่องรอยที่คุณใส่ผ่าน ดังนั้นแทนที่จะมีจุดจบ "ดูคล้าย boobies" เหล่านี้อยู่ติดกันฉันจะชดเชยพวกเขาให้มากพอที่จะทำให้พวกเขาอยู่ตรงกลางระหว่างร่องรอยของคุณ
• R51, C5 และชั้นบนสุด
• ฉันไม่รู้ความถี่ของ xtal หรือ CPU ของคุณ แต่มีโอกาสที่ 125 Mbaud ของ Gigabit ethernet จะไม่ประทับใจมาก :) อย่างไรก็ตามหากคุณกังวลเกี่ยวกับการมีเพศสัมพันธ์คุณอาจต้องการพิจารณาดาวคลาสสิก - เหมือนสถาปัตยกรรมพื้นราบหลายอย่าง ฉันไม่คิดว่านี่เป็นสิ่งจำเป็นที่นี่ - เครือข่าย Gigabit Ethernet PHY ไม่ได้โดดเด่นอย่างแน่นอนในปี 2559 ดังนั้นแม้จะมีสัญญาณรบกวนก็ตาม แต่ก็ควรใช้งานได้
• แค่ดูที่ส่วนของเลย์เอาต์ที่ฉันเห็นฉันอาจบอกว่ามันง่ายกว่าในการหาเส้นทางถ้าคุณหมุน PHY ไป 90 องศา - แต่นั่นอาจจะพังลงทันทีที่ความซับซ้อนของ "ด้านโปรเซสเซอร์" ของ phy มาถึง เข้าสู่การเล่น
• ฉันคิดว่าเลย์เอาต์ของแม่เหล็ก RJ45 ของคุณนั้นโอเค ฉันอาจจะขี้เกียจและเพิ่งส่งคู่ต่างที่อยู่ทางด้านขวาของหม้อแปลง "ลง" จากขาของตัวเชื่อมต่อและครึ่งทางซ้าย "ขึ้น"; แต่นั่นจะไม่ช่วยให้คุณรอดจากคู่หนึ่งที่ข้ามอีกคู่ถ้าคุณควรจะเข้าถึงแผ่นแม่เหล็กของจากด้านหนึ่งเท่านั้น (เว้นแต่คุณจะใส่สองร่องรอยระหว่างหมุด RJ45 ที่อยู่ติดกัน ... ) โทโพโลยีไม่ได้เป็นเพื่อนของคุณเสมอ: /

ข้อสังเกต: 1GE มีอัตราการรับส่งข้อมูล 125 MBaud ถึงแม้ว่าจะพิจารณาจากไซเดอร์สองตัวแรกคุณไม่ควรกังวลเกี่ยวกับความถี่ที่สูงกว่า 375 MHz กับ FR4 (เฉพาะเอปไซลอน) และความเกียจคร้านใกล้สูตรความยาวคลื่นของความถี่นั้นคร่าว ๆดังนั้นความแตกต่างของความยาวการติดตาม 2 มม. นั้นเป็นข้อผิดพลาดระยะ 2.7 ° ... ฉันคิดว่าคุณจะสบายดีแม้ว่าจะมีการกำหนดเส้นทางที่ไม่เหมาะสมเล็กน้อย$\frac15 \frac{c_0}{375\text{ MHz}}= \frac 15 \frac {3\cdot 10^8 \frac{\text m}{\text s}}{3.75 \cdot 10^8\frac1{\text s}}\approx \frac4{15}\approx 0.27\text{ m}=270\text{ mm}$

ฉันสนับสนุนการกำหนดเส้นทางเลเยอร์เดียวสำหรับสัญญาณความเร็วสูง

แทร็ก GigE ถูกอ้างอิงถึงกราวด์ที่ด้านแม่เหล็ก แต่อ้างอิงถึงเลเยอร์พลังงานที่ด้าน PHY เพื่อหลีกเลี่ยงการใช้ตัวเก็บประจุแบบเย็บคุณสามารถย้ายพลังงานที่สนามแม่เหล็ก (เชื่อมต่ออย่างชัดเจนกับตัวแยกสัญญาณบางส่วน) ไปยังชั้น 4 และเพียงแค่เดินสาย GigE ทั้งหมดบนชั้น 1 ไม่มีจุดจบจะไม่มีความไม่ต่อเนื่องแต่ชั้นอ้างอิงจะต้องมีความแข็งแกร่งตลอดเวลาตั้งแต่แม่เหล็กไปจนถึง PHY ซึ่งอาจต้องใช้เวลาสักหน่อย

ที่กล่าวว่ามีเป็นข้อได้เปรียบของการกำหนดเส้นทางชั้นเดียวอีกต้านทานของสองชั้นที่แตกต่างกันในคณะกรรมการควบคุมความต้านทานจะไม่ตรง 100% นั่นหมายความว่าแม้จะมีการเย็บแบบแคป แต่ก็มีการสะท้อน (ไม่มาก แต่ก็มีอยู่) เมื่อการเปลี่ยนแปลงเลเยอร์ บน PCB ทั่วไปความต้านทานของเลเยอร์ที่แตกต่างกัน 2 ชั้นจะแตกต่างกัน 10% หรือมากกว่านั้นโดยมีค่าสัมประสิทธิ์การสะท้อนมากกว่า 9% โดยสมมติว่าเส้นทางกลับมาสมบูรณ์แบบ

คุณสามารถสร้างพื้นที่บนเลเยอร์ 2 โดยที่ vias และอีเทอร์เน็ตแทร็กมีอยู่บนเลเยอร์หนึ่ง แต่คุณยังคงต้องใช้การเย็บวีไอเอเพื่อให้เลเยอร์อ้างอิงเปลี่ยนจากเลเยอร์ 3 เป็นเลเยอร์ 2

ฉันถ่ายภาพของคุณเพื่อแสดงว่าพวกเขาจะไปที่ใด:

นั่นจะไม่เปลี่ยนความจริงที่ว่าคุณจะมีความไม่ต่อเนื่อง แต่จะทำให้น้อยที่สุด จุดต่อเย็บให้เส้นทางสั้น ๆ ระหว่างชั้นอ้างอิง; หากพวกเขาไม่ได้อยู่ที่นั่นเส้นทางกลับจะต้องค้นหาจุดที่ใกล้ที่สุดที่กระแสกลับมาพบ - ยิ่งไกลออกไปนั่นคือ (สูงสุดถึงขีด จำกัด ) ยิ่งความไม่ต่อเนื่องมากขึ้น

โดยทั่วไปแล้วฉันไม่พยายามที่จะไม่ใส่อะไรลงไปในสนามแม่เหล็ก แต่ในขณะที่แทร็คของคุณได้รับการปกป้องจากชั้นล่างฉันไม่เห็นปัญหาใหญ่ ๆ