เหตุใด AND อันหนึ่งจึงต้องการทรานซิสเตอร์ 60 ตัว

24

มองไปที่แผ่นข้อมูลสำหรับ MC74VHC1G08ภายใต้คุณลักษณะChip Complexity: FETs = 62ส่วนมันฯ

เหตุใด IC นี้จึงต้องการทรานซิสเตอร์ 62 ตัวในขณะที่ประตู AND สามารถสร้างได้ด้วยทรานซิสเตอร์เพียง 6 ตัว
ทรานซิสเตอร์อื่น ๆ 56 ตัวที่ใช้ทำอะไร ฉันเดาว่าจะเป็นวงจรป้องกันบางอย่าง แต่ฉันไม่แน่ใจ

8

คุณจะสร้าง CMOS AND gate ด้วยทรานซิสเตอร์สองตัวได้อย่างไร ฉันต้องการอย่างน้อยหกและฉันต้องการมากกว่านั้นเพื่อบัฟเฟอร์เอาท์พุทที่จะขับรถโหลดชิปขนาดใหญ่

— Elliot Alderson

1

จริง ๆ แล้วมันมี 62 ทรานซิสเตอร์หรือ ON มีสูตรในการคำนวณขนาด (เช่น "แรงม้าภาษี" ในสมัยก่อนเฉพาะในทิศทางอื่นเท่านั้น)? ทรานซิสเตอร์ทั้งหมดนั้นมีความเป็นอิสระหรือมีทรานซิสเตอร์แบบขนานจำนวนมากในเอาต์พุตสำหรับการเอาออกหรือไม่

— TimWescott

4

อาจไม่มีทรานซิสเตอร์ 62 ตัว นี่อาจเป็นหมายเลข "ปกติ" ที่เสียบเข้ากับการคาดการณ์ความน่าเชื่อถือบางประเภท ที่กล่าวว่าแผ่นข้อมูลบอกว่ามันมี "หลายขั้นตอน" รวมถึงบัฟเฟอร์ผลลัพธ์ และใช่การป้องกันสัญญาณเข้าจะนับรวมไปถึงจำนวนทรานซิสเตอร์ด้วย

— Dave Tweed

@ElliotAlderson คุณพูดถูก - ควรพูดว่า 6 ไม่ใช่ 2

— eeze

4

@ Platytude ฉันไม่เสแสร้งที่จะเข้าใจว่าทำไม แต่ฉันได้ยินไดโอดใน CMOS บางครั้งถูกนำมาใช้โดยใช้ FET บางทีการทำทุกอย่างที่ทำได้ด้วย FET ทำให้กระบวนการผลิตง่ายขึ้นหรือทำอะไรบางอย่าง

— mbrig

33

อาจมีสาเหตุหลายประการว่าทำไมมากกว่า 6 MOSFET ขั้นต่ำ (4 สำหรับ NAND + 2 สำหรับอินเวอร์เตอร์) ใช้ใน IC นี้:

ตามที่ระบุไว้ในแผ่นข้อมูล:

วงจรภายในประกอบด้วยหลายขั้นตอนรวมถึงเอาต์พุตบัฟเฟอร์ที่ให้เสียงรบกวนสูงและเอาต์พุตที่เสถียร

เอาต์พุตจะถูกสร้างขึ้นโดยใช้ทรานซิสเตอร์ขนาดใหญ่ (ไม่ใช่ขนาดต่ำสุด) มี "แบบพับ" เสมอหมายถึงทรานซิสเตอร์หลายตัวถูกรวมเข้าเป็นหนึ่งขนาดใหญ่ซึ่งมีพื้นที่ระบายน้ำและแหล่งแพร่กระจายร่วมกันระหว่างทรานซิสเตอร์สองตัว สิ่งนี้ทำหน้าที่เป็นทรานซิสเตอร์ขนาดใหญ่ แต่อาจนับได้มากถ้าคุณต้องการจำนวนทรานซิสเตอร์ที่สูงกว่า
การป้องกัน ESD ที่อินพุตและเอาต์พุตของ IC ประดิษฐ์ในกระบวนการ CMOS ที่ทันสมัยมักจะใช้ "MOSFETs ที่ต่อสายดิน" แทนที่จะเป็นไดโอดแบบดั้งเดิม
จำเป็นต้องใช้วงจร "ตัวหนีบ ESD" ระหว่างหมุดจ่ายซึ่งวงจรดังกล่าวประกอบด้วยทรานซิสเตอร์สองสามตัว
วงจรดิจิตอล (เช่นนี้และประตู) มักจะต้องมีการกระจายอุปทานบนชิป สิ่งเหล่านี้เรียกว่า "decap cells" นี่คือตัวเก็บประจุระหว่างรางจ่ายไฟ ตัวเก็บประจุเหล่านี้ส่วนใหญ่ทำโดยใช้ความจุ Gate-Drain / Source ของทรานซิสเตอร์
ในกระบวนการ CMOS MOSFETs เป็นองค์ประกอบ "พื้นฐาน" ที่สุดพวกเขายังเป็นส่วนประกอบที่ควบคุมได้มากที่สุดและยืดหยุ่นที่สุดดังนั้นนักออกแบบ IC จึงต้องการใช้ MOSFET ทุกครั้งที่ทำได้

โดยรวมแล้วมันเป็น "ง่ายมาก" ที่จะต้องมีทรานซิสเตอร์ 62 ตัวเพื่อให้ฟังก์ชั่นที่ดูเหมือนง่ายและประตู นั่นก็เป็นเพราะ IC นี้ "มากกว่าเล็กน้อย" เพียงแค่ประตูที่เรียบง่ายและ ประตู AND ในวงจรที่ซับซ้อนมากขึ้นเช่น CPU, ไมโครคอนโทรลเลอร์ ฯลฯ มักจะใช้ทรานซิสเตอร์ 6 ตัวเท่านั้น แต่สิ่งเหล่านี้ไม่ใช่ "ยืนอยู่คนเดียว" และประตูเช่น IC นี้

— Bimpelrekkie
แหล่งที่มา

มีเหตุผลหรือไม่ที่คุณไม่เพียง แต่จะทำให้ทรานซิสเตอร์มีขนาดใหญ่ขึ้นบนแม่พิมพ์แทนที่จะใช้หลาย ๆ ตัวที่เล็กกว่าในแบบคู่ขนาน?

— DKNguyen

2

@ ประตูใช่ขนาดของทรานซิสเตอร์ บอกว่าฉันต้องการ W / L 1,000um / 0.13um นั่นหมายถึงทรานซิสเตอร์ที่กว้างมาก (1 มม.) แต่บางมาก (น้อยกว่า 0.0005 มม.) ซึ่งไม่ได้ใช้งานจริงซึ่งจะส่งผลให้ขนาดชิปใช้ไม่ได้ สิ่งที่ต้องการคือชิปเกือบเป็นสี่เหลี่ยม (แต่สี่เหลี่ยมผืนผ้าก็โอเคเช่นกัน) ดังนั้นเราจึงพับทรานซิสเตอร์นั้นให้เล็กลงเช่น 20 อันที่ 50um / 0.13um และรวมมันเป็นรูปสี่เหลี่ยม ดูสิ่งที่มีลักษณะเหมือนที่นี่: zeptobars.com/th/read/…

— Bimpelrekkie

1

เอาท์พุททรานซิสเตอร์ "พับ" ของ LDO นี้คือโครงสร้างระหว่าง "blobs" สองอัน (ซึ่งเป็นแผ่นยึดติด) ในส่วนด้านขวาบนของรูปภาพ แม้ว่านี่จะเป็น LDO แต่มันก็จะดูคล้ายกับ IC ใด ๆ ที่ต้องการ MOSFET ขนาดใหญ่

— Bimpelrekkie

2

อาดังนั้นคุณสามารถ "เททรานซิสเตอร์" ลงในซอกและ crannies ทั้งหมดที่มีในแผ่นเวเฟอร์ เหมือนเททรายลงในขวดแทนที่จะเติมด้วยหินก้อนใหญ่และพื้นที่ว่างเปล่า

— DKNguyen

@ ความถูกต้องของประตูมันไม่ง่ายเหมือนการเททราย แต่ความคิดนั้นเหมือนกันมันง่ายกว่ามากในการเติมรูปร่าง (เว้นระยะสุ่ม) ด้วยหน่วยเล็ก ๆ ที่มันจะเติมเต็มด้วยทรานซิสเตอร์เดี่ยวที่ยาวและแคบได้อย่างมีประสิทธิภาพ

— Bimpelrekkie

8

จาก ON Semiconductor MC74VHC1GT00 -คู่มือผลิตภัณฑ์ประตู NAND แบบ 2 อินพุทเดียว :

วงจรภายในประกอบด้วยหลายขั้นตอนรวมถึงเอาต์พุตบัฟเฟอร์ที่ให้เสียงรบกวนสูงและเอาต์พุตที่เสถียร

โครงสร้างอินพุต MC74VHC1G00 ให้การป้องกันเมื่อแรงดันไฟฟ้าสูงถึง 7 V ถูกนำมาใช้โดยไม่คำนึงถึงแรงดันไฟฟ้า สิ่งนี้ทำให้ MC74VHC1G00 สามารถใช้เชื่อมต่อวงจร 5 V ถึง 3 V

ความซับซ้อนของชิป: FETs = 56

การป้องกันพลังงานลงที่มีให้ในอินพุต

การขยายพันธุ์ล่าช้า

จาก ON Semiconductor MC74VHC1GT00 -แผ่นข้อมูลGate NAND แบบ 2 อินพุตเดี่ยว

$V_{CC}$ $V_{CC}$

$I_{OFF}$

ESD ทนต่อแรงดันไฟฟ้า> 2000V

เรามีอย่างน้อยสามขั้นตอนคืออินพุตตรรกะและเอาต์พุต

MC74VHC1G08 AND เกทซึ่งสามารถสร้างได้จาก NAND และ NOT ใช้เวลา 62 FET MC74VHC1GT00 NAND ใช้เวลา 56 ครอบครัวเดียวกันดังนั้นประมาณ 6 FETs ที่จะใช้อินเวอร์เตอร์ ซึ่งหมายความว่า MC74VHC1G00 จะมีฟังก์ชันการทำงานประมาณ 9 ประตูและ MC74VHC1G08 10 ประตู

คำถามพื้นฐานของ OP คือตรรกะ AND สามารถใช้งานได้ตั้งแต่ 6 ประตู แต่ NOT ใน MC74VHC1G08 ต้องมีอย่างน้อย 6 FET

พูด 8 + 6 เพื่อใช้ตรรกะซึ่งจะเหลือประมาณ 48 FET เพื่อให้การป้องกันพิเศษทั้งหมด

คาดเดา 5/6 FETs / input เพื่อป้องกัน ESD = 36 FET

ส่วนที่เหลือเพื่อให้การป้องกันอื่น ๆ ทั้งหมด เห็นได้ชัดว่ามันไม่ง่ายและประตู

— StainlessSteelRat
แหล่งที่มา

3

MOSFET ขนาดเล็กจำนวนเท่ากันที่ขนานกันอยู่ในกระแสไฟหนึ่ง MOSFET พัน? เกทเล็ก ๆ นี้มีกระแสไฟขาออกค่อนข้างสูงดังนั้นจึงต้องการมอสเฟตตัวเล็ก ๆ 62 ตัวที่จะทำ

สองเซ็นต์ของฉันคุ้มค่าเดา

— Audioguru
แหล่งที่มา

2

ยิ่งประตูของมอสเฟตถูกเปิดใช้งานมากขึ้นก็จะยิ่งใช้เวลานานขึ้นเท่านั้นที่มอสเฟตจะปิด ประสิทธิภาพอาจได้รับการปรับปรุงโดยการเพิ่มวงจรเพื่อ จำกัด แรงดันเกตส่วนเกินแม้ว่าการทำเช่นนี้โดยไม่เพิ่มการกระจายพลังงานที่นิ่งเงียบก็เป็นเรื่องยาก

ฉันไม่รู้ว่าใช้เทคนิคอะไรใน CMOS เพื่อป้องกันการโอเวอร์โหลด แต่อุปกรณ์ Schottky พลังงานต่ำที่ใช้ทรานซิสเตอร์ไบโพลาร์จังก์ชันแบบแยกขั้วอาจให้อะนาล็อกที่มีประโยชน์ พิจารณาอินเวอร์เตอร์ง่าย ๆ สองตัวที่แสดงด้านล่าง:

แผนผัง

^{จำลองวงจรนี้ - แผนผังที่สร้างโดยใช้CircuitLab}

อินเวอร์เตอร์ทางด้านซ้ายนั้นง่ายกว่าตัวที่อยู่ทางขวา แต่ถ้ามีการจำลองขึ้นมาเราจะเห็นว่าการเพิ่มไดโอดทำให้วงจรทางด้านขวาสามารถปิดได้เร็วกว่าทางด้านซ้ายมาก

ในอินเวอร์เตอร์ที่ใช้ BJT ด้านล่างไดโอด Schottky จะเพิ่มการกระจายพลังงานเล็กน้อยใน R3 แต่การเพิ่มขึ้นดังกล่าวจะเล็กน้อยเมื่อเทียบกับการใช้พลังงานโดยรวม ในอุปกรณ์ CMOS เพียงแค่การหนีบแรงดันประตูจะเพิ่มการกระจายพลังงานทำให้จำเป็นต้องใช้วิธีการอื่นที่ซับซ้อนกว่า

— SuperCat
แหล่งที่มา

ฉันจำไม่ได้ว่า MOS มีปัญหาพฤติกรรมชะลอตัวของการจัดเก็บค่าธรรมเนียม

— analogsystemsrf

สำหรับ MOSFET ขนาดเล็กการเพิ่มวงจรพิเศษให้กับสิ่งที่มีอคติอย่างเหมาะสมอาจไม่เป็นประโยชน์ แต่ MOSFET ขนาดใหญ่กำลังจะมีความจุเกตอย่างน้อยที่สุดและฉันคิดว่าพวกเขามีปัญหาการออกแบบอื่น ๆ นอกเหนือจากนั้น . การใช้เกต NAND แบบสี่ทรานซิสเตอร์ให้อาหารอินเวอร์เตอร์ทรานซิสเตอร์ขนาดใหญ่สองตัว (หรือแม้กระทั่งกลุ่มใหญ่สองกลุ่มที่ขนานกันของทรานซิสเตอร์) ก็ไม่น่าจะให้ประสิทธิภาพที่ดีเท่าที่จะทำได้ด้วยการควบคุมแรงดันไฟฟ้าเกตได้ดีขึ้น

— supercat

1

บางทีคนตายอาจมีสี่ประตูและประตูเพราะมันใช้ร่างกายที่เหมือนกันกับชิป MC74VHC08 นี้เพียงเดินสายขึ้นประตูหนึ่งเท่านั้น

ทำไมถึงต้องเสียค่าใช้จ่ายและปัญหาในการออกแบบทดสอบและรองรับแม่พิมพ์แยกต่างหากทั้งหมดเมื่อราคาระหว่าง 17 กับ 62 ทรานซิสเตอร์บนซิลิคอนนั้นเป็นศูนย์

นั่นจะเพิ่มทรานซิสเตอร์ 2 หรือ 6 ตัวเพื่อป้องกันแหล่งจ่ายไฟและ 14 หรือ 15 ทรานซิสเตอร์ต่อและ ไม่ไร้เหตุผล

— Harper - Reinstate Monica
แหล่งที่มา

สงสัยด้วยเช่นกัน - ไม่ใช่ความคิดที่บ้าคลั่งเนื่องจากการใช้พลังงานส่วนใหญ่จะเป็นแบบไดนามิกดังนั้นประตูที่ไม่ได้ใช้จะยากที่จะคัดค้าน แต่เชื่อมโยงไปยังแผ่นข้อมูลส่วนรูปสี่เหลี่ยมบอกว่า "ชิปซับซ้อน: 24 FETs หรือ 6 เกตส์เทียบเท่า" - คือง่าย

— Chris Stratton