คำถามติดแท็ก constraints

บทนำ เมื่อพบข้อมูลหลายอย่างที่ขัดแย้งหรือไม่ครบถ้วนบนอินเทอร์เน็ตและในบางคลาสฝึกอบรมเกี่ยวกับวิธีสร้างข้อ จำกัด เวลาในรูปแบบ SDCอย่างถูกต้องฉันต้องการขอความช่วยเหลือจากชุมชน EE สำหรับโครงสร้างการสร้างนาฬิกาทั่วไปที่ฉันพบ ฉันรู้ว่ามีความแตกต่างในวิธีที่จะใช้ฟังก์ชั่นบางอย่างใน ASIC หรือ FPGA (ฉันได้ทำงานกับทั้งคู่) แต่ฉันคิดว่าควรมีวิธีทั่วไปที่ถูกต้องในการ จำกัด เวลาของโครงสร้างที่กำหนดโดยไม่ขึ้นกับ เทคโนโลยีพื้นฐาน - โปรดแจ้งให้เราทราบหากฉันทำผิดในสิ่งนั้น นอกจากนี้ยังมีความแตกต่างบางอย่างระหว่างเครื่องมือต่าง ๆ สำหรับการใช้งานและการวิเคราะห์เวลาของผู้ขายต่าง ๆ (แม้จะมี Synopsys ที่เสนอซอร์สโค้ดตัวแยกวิเคราะห์ SDC) แต่ฉันหวังว่าพวกเขาส่วนใหญ่จะมีปัญหาเกี่ยวกับไวยากรณ์ซึ่งสามารถค้นหาได้ในเอกสาร คำถาม นี่คือโครงสร้างนาฬิกามัลติเพล็กเซอร์ต่อไปนี้ซึ่งเป็นส่วนหนึ่งของโมดูลclkgenซึ่งเป็นส่วนหนึ่งของการออกแบบที่มีขนาดใหญ่ขึ้นอีกครั้ง: ในขณะที่ext_clkอินพุตถูกสร้างขึ้นจากการออกแบบภายนอก (การป้อนผ่านอินพุตพิน), clk0และclk4สัญญาณยังถูกสร้างและใช้งานโดยโมดูลclkgen (ดูคำถามนาฬิการะลอกของฉันที่เกี่ยวข้องสำหรับรายละเอียด) และมีข้อ จำกัด เกี่ยวกับนาฬิกาชื่อbaseclkและdiv4clk, ตามลำดับ คำถามคือวิธีการระบุข้อ จำกัด เช่นที่วิเคราะห์เวลา ถือว่าcpu_clkเป็นนาฬิกาแบบมัลติเพล็กซ์ซึ่งสามารถเป็นหนึ่งในนาฬิกาแหล่งที่มา ( fast_clkหรือslow_clkหรือext_clk) โดยคำนึงถึงความล่าช้าผ่านประตู AND และ OR ที่แตกต่างกัน ในขณะเดียวกันก็ไม่ตัดเส้นทางระหว่างนาฬิกาต้นทางที่ใช้ในที่อื่นในการออกแบบ ในขณะที่กรณีที่ง่ายที่สุดของมัลติเพล็กเซอร์นาฬิกาบนชิปดูเหมือนจะต้องการเพียงแค่set_clock_groupsคำสั่ง …

10 clock  timing  constraints  sdc 

EAGLE CAD มีสิ่งอำนวยความสะดวกใดบ้างสำหรับช่วยทำโครงร่างกับกลุ่มความยาวที่ตรงกันและคู่ที่ต่างกัน คุณสามารถใช้ข้อ จำกัด ดังกล่าวในเราเตอร์อัตโนมัติได้หรือไม่ จากการติดตามต่อไปนี้เครื่องมือ CAD ไฟฟ้าฟรี (อื่น ๆ ) ที่สนับสนุนคุณสมบัติประเภทนี้คืออะไร แก้ไข หากคุณไม่เชื่อว่าแพ็คเกจ CAD ฟรีใด ๆ ที่สนับสนุนคุณสมบัติการออกแบบนี้มีตัวเลือกราคาประหยัดอะไรบ้างที่รองรับ

10 layout  eagle  constraints 

เมื่อเราสร้างวงจรแอมป์สหกรณ์ที่ใช้ความคิดเห็นเชิงลบเช่น: ... เราสามารถวิเคราะห์วงจรได้ง่ายมากโดยสมมติว่าเนื่องจากข้อเสนอแนะเชิงลบ (เมื่อสมมติว่า op amp นั้นเป็นอุดมคติแน่นอน)v−=v+v−=v+v^- = v^+ นอกจากกรณีที่มีความแม่นยำสูงที่เห็นได้ชัดว่าแบบจำลองที่เรียบง่ายเหล่านี้พังทลายลงมาเมื่อใดและเมื่อใดที่สิ่งนี้ไม่ถูกต้อง ตัวอย่างเช่นถ้าเราแทนที่ตัวต้านทานป้อนกลับด้วยองค์ประกอบอื่น ๆ - อาจเป็นตัวเก็บประจุตัวเหนี่ยวนำไดโอด (ไดโอดซิลิคอนปกติไดโอดซีเนอร์ ฯลฯ ) หรือการรวมกันของพวกเขาและองค์ประกอบวงจรทั่วไปอื่น ๆ - เราจะรู้ได้อย่างไรว่านี่ การทำให้เข้าใจง่ายถูกต้อง? ยิ่งไปกว่านั้นแม้ว่าเราจะอยู่กับตัวต้านทานเป็นองค์ประกอบความคิดเห็นเนื่องจากความต้านทานสูงมากในบางจุดเราสามารถพิจารณาวงจรเปิดและค่อนข้างชัดเจนว่ารุ่นนี้พังลงไปตามทาง ดังนั้นคำถามคือ: ภายใต้ข้อ จำกัด นี้คือ "จริงเพียงพอ" เพื่อให้ผลลัพธ์ที่มีประโยชน์? แก้ไข: สำหรับตัวอย่างอื่นให้พิจารณาวงจรเครื่องขยายสัญญาณบันทึกกลับหัวพื้นฐาน ถ้าเราแก้สมการไดโอด Shockley iD=IS(evD/VT−1)iD=IS(evD/VT−1)i_D = I_S(e^{vD/VT} - 1) สำหรับ vD เราได้รับ (ไม่สนใจ 1 ซึ่งส่วนใหญ่ไม่เกี่ยวข้องเนื่องจากเลขชี้กำลังจะค่อนข้างใหญ่)vD=VTln(iDIS)vD=VTln⁡(iDIS)v_D = VT \ln{\left(\frac{i_D}{I_S} \right)} หากเราใช้วิธีการเสมือนสั้น ๆ …

9 operational-amplifier  negative  feedback  constraints