คำถามติดแท็ก dsp

คำถามนี้เกี่ยวกับการนำตัวกรอง IIR ไปใช้ใน FPGA ด้วย DSP slices ที่มีเกณฑ์เฉพาะมาก สมมติว่าคุณกำลังสร้างตัวกรองโดยไม่มีการแตะไปข้างหน้าและแตะย้อนกลับเพียง 1 ครั้งด้วยสมการนี้: Y[ n ] = y[ n - 1 ] ⋅ b 1 + x [ n ]y[n]=y[n−1]⋅b1+x[n]y[n] = y[n-1] \cdot b1 + x[n] (ดูภาพ) ยกตัวอย่าง DSP48A1 จาก Xilinx เป็นตัวอย่าง - ชิ้นส่วน IP DSP ที่ยากที่สุดจะคล้ายกัน ให้บอกว่าคุณมีข้อมูลอะนาล็อกที่เข้ามาที่ 1 ตัวอย่างต่อนาฬิกา ฉันต้องการออกแบบตัวกรอง IIR …

9 fpga  filter  dsp  iir 

ฉันกำลังทำการวิเคราะห์สเปกตรัมของสัญญาณที่เปลี่ยนแปลงเวลาด้วยความถี่เปลี่ยนจาก 200Hz เป็น 10kHz ฉันใช้ FFT เพื่อวิเคราะห์องค์ประกอบความถี่ในสัญญาณ คำถามของฉันคือ: จะตัดสินใจเกี่ยวกับความละเอียดของความถี่และความกว้างของหน้าต่างสำหรับสัญญาณได้อย่างไร? ฟังก์ชั่นหน้าต่างประเภทใดที่เหมาะกับสัญญาณที่เปลี่ยนแปลงเวลา ขนาดที่เหมาะสมสำหรับ FFT คืออะไร อัตราการสุ่มตัวอย่างของสัญญาณคือ 44.1kHz

9 dsp  fft 

ฉันกำลังมองหาที่จะใช้เฟสล็อคใน FPGA โดยไม่ต้องใช้ส่วนประกอบภายนอกใด ๆ (นอกเหนือจาก ADC) สำหรับความเรียบง่ายล็อคชีพจรแบบไบนารีที่เรียบง่ายเพียงพอ ความถี่ของสัญญาณคือ ~ 0.1-1% ของนาฬิกา ฉันไม่สามารถใช้นาฬิกาออนบอร์ดของ PLL ได้เพราะโดยทั่วไปแล้ว: ไม่สามารถกำหนดค่าได้ (ตั้งค่าระหว่างการสังเคราะห์) ที่กระวนกระวายใจ ไม่รองรับความถี่ที่ฉันต้องการ ฉันเรียงลำดับจากวรรณกรรมและพบว่ามีกี่เฟสล็อกลูป สิ่งที่น่าสังเกตมากที่สุดคือ "ชีพจรขโมย" ที่ฉันสามารถโพสต์ลิงก์ไว้ได้หากต้องการ ฉันนำไปใช้และสังเคราะห์ด้วยความสำเร็จบางอย่าง แต่ช่วงกระวนกระวายใจและช่วงล็อกไม่ดีเท่าที่โฆษณาไว้ ฉันยังประสบความสำเร็จในการใช้ DVCO ภายนอก แต่ฉันต้องการถ้าฉันสามารถใช้ทุกอย่างบนชิป การออกแบบวงจรดิจิตอลหรือแม้กระทั่งคำใบ้ในทิศทางที่ถูกต้องก็จะมีประโยชน์ (ฉันต่อสู้กับสิ่งนี้มาระยะหนึ่งแล้ว) การติดตั้ง FPGA ที่ได้รับการพิสูจน์แล้วจะยอดเยี่ยม แต่ไม่ได้คาดหวัง เพิ่ม 10-27-2010 การออกแบบ DPLL จริงที่ฉันใช้มี "Random Walk Filter" เป็นตัวกรองลูป (ไม่ใช่ "ชีพจรขโมย" ที่อธิบายไว้ก่อนหน้านี้จะผ่านบันทึกย่อของฉันที่ไม่ได้ผลดี) จากนั้นขับนาฬิกาพัลส์ไปยัง DCO . ช่วงล็อคอินถูกตั้งค่าผ่านตัวแบ่งใน …

9 fpga  dsp  pll