คำถามติดแท็ก clock

มีการกำหนดอัตรานาฬิกาขั้นต่ำโดย I2C หรือไม่ ฉันรู้ว่าอัตราสัญญาณนาฬิกาที่ใช้กันอย่างแพร่หลายคือ 100kHz และมีโหมด "เร็ว" ที่ 400kHz ที่รองรับโดยอุปกรณ์บางอย่างและโหมดที่เร็วขึ้นยังรองรับโดยอุปกรณ์อื่น ๆ (ฉันคิดว่า 1MHz?) เนื่องจากสัญญาณ SCK ถูกสร้างขึ้นโดยมาสเตอร์ฉันคิดว่าใครสามารถทำงานที่ความเร็วช้ากว่าสัญญาณใด ๆ - มีขอบเขตที่ต่ำกว่าในทางปฏิบัติหรือไม่? อุปกรณ์ทาสสนใจในเรื่องของอัตรานาฬิกามากน้อยเพียงใด (เช่นเป็นเรื่องปกติที่อุปกรณ์เหล่านั้นจะมีช่วงเวลาสั้น ๆ )? เหตุผลที่ฉันถามคือฉันสงสัยว่าอาจเรียกใช้ I2C ในระยะทางที่ยาวกว่า (เช่น 20 ฟุต) เพื่อตั้งโปรแกรม I2C EEPROMs ได้อย่างน่าเชื่อถือในการตั้งค่าเครื่องมือทดสอบการผลิต ฉันสมมติว่ามันจะไม่ทำงานอย่างน่าเชื่อถือในระยะทางนั้นในอัตราข้อมูลมาตรฐาน

12 i2c  clock  eeprom  reliability 

จากการวิจัยสำหรับปัญหาฉันอธิบายที่นี่ฉันพบวงจรนี้โดย Maxim: นี่คือตัวคูณสัญญาณนาฬิกาและต้องเหมาะอย่างยิ่งในกรณีของฉันเนื่องจากความถี่อินพุตถูกกำหนดไว้อย่างดีมาก อย่างไรก็ตามเมื่อดูจากเอกสารข้อมูลทางเทคนิคฉันพบว่า MAX9010 ส่งออกระดับ TTL ในขณะที่ 74VHC86 ยอมรับระดับ CMOS (0.7 * Vcc) โดยทั่วไปฉันไม่สามารถหาตัวเปรียบเทียบความเร็วสูงด้วย CMOS outputs ที่ทำงานที่ 5V ฉันควรให้ความสนใจเป็นพิเศษกับปัญหานี้ - อะไรคือเงื่อนไขเมื่อวงจรอาจล้มเหลวในการผลิตนาฬิกาที่เหมาะสม? คุณสามารถให้ข้อเสนอแนะเกี่ยวกับวงจรโดยทั่วไปได้หรือไม่? การประเมินของฉันว่าควรทำงานอย่างถูกต้องเป็นสองเท่า 21.47727 MHz ถึง 42.95454 MHz ด้วย R1 = 1k และ C1 = 15pF (แต่แน่นอนว่าต้องมีการสร้างต้นแบบและการปรับในชีวิตจริง) PS วันสุดท้ายที่ฉันได้ตรวจสอบการออกแบบมากมายสำหรับการจัดการนาฬิกาและความรู้สึกของฉันคือพวกเขาอยู่ในระดับสูง "บทความการตลาด" และไม่เหมาะสมกับแอปพลิเคชันโดยตรง - บทความพูดคุยกันมากมายเกี่ยวกับข้อดีของวงจร ข้อเสีย (เกิดจากการขยายพันธุ์ล่าช้าช่วงความถี่ ฯลฯ ) ดังนั้นจึงเป็นความคิดที่ดีที่จะใช้สิ่งที่พูดโดยตรงโดยไม่มีการสร้างแบบจำลองและการจำลองสถานการณ์ที่เหมาะสมสำหรับเงื่อนไขเป้าหมาย อัปเดต:เนื่องจากฉันสงสัยว่าวงจรนี้เป็นการออกแบบในอุดมคติที่ออกแบบมาเพื่อทำงานในสภาพที่สมบูรณ์ …

11 voltage  clock  cmos  ttl 

ฉันเข้าใจว่าในการสื่อสารแบบซิงโครนัสผู้ส่งและผู้รับต้องมีนาฬิการ่วมกัน เป็นไปได้หรือไม่ที่การสื่อสารไร้สายซิงโครนัส? องค์ประกอบการตอกบัตรทั่วไปสามารถมีไว้เพื่อจุดประสงค์ดังกล่าวได้หรือไม่?

11 wireless  clock  synchronous 

ฉันกำลังออกแบบวงจรและ PCB สำหรับขับ 7 DAC จาก FPGA (DAC คือAD9762 ) เป็นไปได้ไหมที่จะขับเคลื่อนอินพุตนาฬิกาบนทั้ง 7 DAC ที่มีเอาต์พุตนาฬิกาเดียว (จากขาออก PLL) ของ FPGA หรือว่าเป็นสูตรสำหรับภัยพิบัติ? มันจะเป็นนาฬิกาสิ้นสุดวันเดียวที่มีค่าสูงสุด ความถี่ 125 MHz หรือฉันควรใช้บัฟเฟอร์นาฬิกาเพื่อบัฟเฟอร์นาฬิกาก่อนแต่ละอินพุตนาฬิกา DAC ถ้าเป็นเช่นนี้เป็นบัฟเฟอร์นาฬิกาที่ดีหรือไม่? ( NB3N551 ) มีดีกว่าที่ฉันสามารถใช้ได้หรือไม่ แก้ไข:ขออภัยฉันควรกล่าวถึง: DAC ทั้งหมดจะอยู่บน PCB ขนาด 5 "x5" ที่เชื่อมต่อผ่านสายริบบิ้นสั้น ๆ (ไม่กี่นิ้ว) ไปยังบอร์ด FPGA แก้ไข 2:ถ้าฉันสามารถใช้ถ้อยคำใหม่คำถาม: ถ้าฉันสามารถจ่ายห้องและค่าใช้จ่ายของบัฟเฟอร์นาฬิกามีเชิงลบที่อาจเกิดขึ้น? หรือว่าเป็นวิธีที่ปลอดภัยในการทำเช่นนี้?

11 pcb  fpga  digital-logic  analog  clock 

ฉันมีไมโครคอนโทรลเลอร์และ FPGA ในบอร์ดเดียวกัน หากพวกเขาทั้งคู่วิ่งด้วยความเร็วสัญญาณนาฬิกาเท่ากันฉันจะใช้ออสซิลเลเตอร์หนึ่งตัวในการจับเวลาทั้งสองได้ไหม ดูเหมือนว่ามีบางสิ่งที่ฉันควรระวังที่นี่ แต่ฉันไม่สามารถคิดได้ทันทีว่าปัญหาใด ๆ กับมันถ้าฉันเพียงแค่ให้ร่องรอยสั้น ๆ มีใครทำแบบนี้มาก่อนหรือไม่ จะมีอะไรผิดพลาดเกิดขึ้นได้บ้าง?

11 microcontroller  fpga  oscillator  clock  routing 

บทนำ เมื่อพบข้อมูลหลายอย่างที่ขัดแย้งหรือไม่ครบถ้วนบนอินเทอร์เน็ตและในบางคลาสฝึกอบรมเกี่ยวกับวิธีสร้างข้อ จำกัด เวลาในรูปแบบ SDCอย่างถูกต้องฉันต้องการขอความช่วยเหลือจากชุมชน EE สำหรับโครงสร้างการสร้างนาฬิกาทั่วไปที่ฉันพบ ฉันรู้ว่ามีความแตกต่างในวิธีที่จะใช้ฟังก์ชั่นบางอย่างใน ASIC หรือ FPGA (ฉันได้ทำงานกับทั้งคู่) แต่ฉันคิดว่าควรมีวิธีทั่วไปที่ถูกต้องในการ จำกัด เวลาของโครงสร้างที่กำหนดโดยไม่ขึ้นกับ เทคโนโลยีพื้นฐาน - โปรดแจ้งให้เราทราบหากฉันทำผิดในสิ่งนั้น นอกจากนี้ยังมีความแตกต่างบางอย่างระหว่างเครื่องมือต่าง ๆ สำหรับการใช้งานและการวิเคราะห์เวลาของผู้ขายต่าง ๆ (แม้จะมี Synopsys ที่เสนอซอร์สโค้ดตัวแยกวิเคราะห์ SDC) แต่ฉันหวังว่าพวกเขาส่วนใหญ่จะมีปัญหาเกี่ยวกับไวยากรณ์ซึ่งสามารถค้นหาได้ในเอกสาร คำถาม นี่คือโครงสร้างนาฬิกามัลติเพล็กเซอร์ต่อไปนี้ซึ่งเป็นส่วนหนึ่งของโมดูลclkgenซึ่งเป็นส่วนหนึ่งของการออกแบบที่มีขนาดใหญ่ขึ้นอีกครั้ง: ในขณะที่ext_clkอินพุตถูกสร้างขึ้นจากการออกแบบภายนอก (การป้อนผ่านอินพุตพิน), clk0และclk4สัญญาณยังถูกสร้างและใช้งานโดยโมดูลclkgen (ดูคำถามนาฬิการะลอกของฉันที่เกี่ยวข้องสำหรับรายละเอียด) และมีข้อ จำกัด เกี่ยวกับนาฬิกาชื่อbaseclkและdiv4clk, ตามลำดับ คำถามคือวิธีการระบุข้อ จำกัด เช่นที่วิเคราะห์เวลา ถือว่าcpu_clkเป็นนาฬิกาแบบมัลติเพล็กซ์ซึ่งสามารถเป็นหนึ่งในนาฬิกาแหล่งที่มา ( fast_clkหรือslow_clkหรือext_clk) โดยคำนึงถึงความล่าช้าผ่านประตู AND และ OR ที่แตกต่างกัน ในขณะเดียวกันก็ไม่ตัดเส้นทางระหว่างนาฬิกาต้นทางที่ใช้ในที่อื่นในการออกแบบ ในขณะที่กรณีที่ง่ายที่สุดของมัลติเพล็กเซอร์นาฬิกาบนชิปดูเหมือนจะต้องการเพียงแค่set_clock_groupsคำสั่ง …

10 clock  timing  constraints  sdc 

ฉันพยายามใช้ Timer1 ของไมโครคอนโทรลเลอร์ Atmel AVR ทั้ง AtMega328 ที่ใช้ใน Arduino หรือ ATTiny85 เพื่อส่งสัญญาณนาฬิกาสองสัญญาณซึ่งเป็นภาพสะท้อนของกันและกัน ความถี่ที่ฉันพยายามจะสร้างคือตัวแปร 1 MHz ถึง 2 MHz หรือสูงกว่าซึ่งสูงเกินไปที่จะทำเช่นนี้โดยใช้รหัสเพื่อสลับพินเอาต์พุตหากฉันไม่ต้องการทำสิ่งใดในคอนโทรลเลอร์ ดังนั้นฉันต้องการใช้เอาต์พุตไทม์เมอร์โดยตรงบนพินที่เกี่ยวข้อง ฉันใช้ GCC toolchain ดังนั้นไม่ จำกัด โดย arduino library หรือภาษา ตัวจับเวลา 1 ใน Atmega328 มีสองพินที่เชื่อมโยงกับมันและฉันสามารถรับสัญญาณ 1MHz ถึง 2MHz เหมือนกันได้ แม้ว่าแผ่นข้อมูลดูเหมือนว่าฉันจะได้รับรูปคลื่นคว่ำ แต่มันทำให้ฉันสับสน ฉันยังสามารถรับสัญญาณสองสัญญาณซึ่งมีวัฏจักรหน้าที่แตกต่างกันที่ 1 MHz โดยใช้การตั้งค่า PWM กับ Timer1 แต่สัญญาณทั้งสองไปสูงในเวลาเดียวกัน นี่ไม่ได้ให้บริการโครงการของฉัน ฉันไม่ต้องการแม้แต่ความผันแปรของความกว้างพัลส์ …

10 arduino  atmega  clock  timer  attiny 

คอมไพเลอร์ HDL ของฉัน (Quartus II) สร้างรายงานเวลา ในนั้นโหนดมีคอลัมน์ "นาฬิกาเอียง" คำจำกัดความเฉพาะนาฬิกาเอียงที่ฉันพบอยู่ในเอกสาร TimeQuest (ดูหน้า 7-24): ในการระบุความไม่แน่นอนของนาฬิกาด้วยตนเองหรือเอียงสำหรับการถ่ายโอนแบบนาฬิกาต่อวันให้ใช้set_clock_uncertaintyคำสั่ง ดังนั้นหากความเบ้เป็น "ความไม่แน่นอน" ทำไมนาฬิกาบางส่วนของฉันถึงเป็นลบ (เช่น -0.048) นาฬิกาเอียงคืออะไร?

10 fpga  verilog  clock  intel-fpga 

ฉันเป็นวงจรซิงโครไนซ์บัสเพื่อส่งต่อการลงทะเบียนทั่วโดเมนนาฬิกา ฉันจะให้คำอธิบายที่ง่ายขึ้นโดยไม่ใช้ตรรกะการรีเซ็ตแบบอะซิงโครนัส ข้อมูลถูกสร้างขึ้นในหนึ่งนาฬิกา การอัพเดตมีขอบเขตนาฬิกา (อย่างน้อยหนึ่งโหล) เป็นจำนวนมาก: PROCESS (src_clk) BEGIN IF RISING_EDGE(clock) THEN IF computation_done THEN data <= computation; ready_spin <= NOT ready_spin; END IF; END IF; END PROCESS; สัญญาณควบคุมสำหรับข้อมูลใหม่ซึ่งเข้ารหัส NRZI (ดังนั้นคำที่ถูกต้องบนบัสจะสอดคล้องกับการเปลี่ยนสัญญาณควบคุม) สัญญาณควบคุมผ่านสายโซ่ DFF ซึ่งทำหน้าที่เป็นซิงโครไนซ์ PROCESS (dest_clk) BEGIN IF RISING_EDGE(dest_clk) THEN ready_spin_q3 <= ready_spin_q2; ready_spin_q2 <= ready_spin_q1; ready_spin_q1 <= ready_spin; END …

10 fpga  clock  timing  sdc 

พิจารณาถึงขอบบวกที่เรียกใช้ฟลิปฟล็อป D พร้อมสัญญาณอินพุต X พร้อมเวลาตั้งค่า 20 ns และเวลาพัก 0 ns ผลลัพธ์จะเป็นอย่างไร C คือสัญญาณนาฬิกาที่มีระยะเวลา 40 ns ในช่วงบวกที่ 6 เราจะเห็นว่าข้อมูล (หรือ X) ไม่เสถียรสำหรับ 20 ns (เวลาการตั้งค่า) ก่อนที่มันจะไปจาก 1 ถึง 0 ดังนั้นเอาต์พุตไม่สามารถคาดเดาได้ใช่ไหม เมื่อฉันถามสิ่งนี้กับอาจารย์ของเขาเขาบอกว่าผลลัพธ์ของฟล็อปฟล็อปจะเป็นค่าของอินพุต (X) ก่อน 20 ns ซึ่งเป็น 1 ที่นี่ เขาถูกต้องหรือไม่

9 clock  flipflop  setup 

ฉันได้สืบทอดวงจรจากผู้ออกแบบรายอื่นโดยใช้คริสตัล 12.288 MHz เป็นแหล่งกำเนิดเสียงนาฬิกา เมื่อเร็ว ๆ นี้เรามีปัญหาด้านซัพพลายเชนและฉันถูกขอให้อนุมัติชิ้นส่วนสำรองที่มีข้อกำหนดเฉพาะ เป็นส่วนหนึ่งของสิ่งนี้ฉันเปรียบเทียบ FFT ของหน่วย "ตัวอย่างทองคำ" ของเรากับคริสตัลใหม่ภายใต้การพิจารณา ฉันประหลาดใจที่พบว่า FFT ของทั้งสองหน่วยเป็นดังนี้: ที่นี่คุณสามารถเห็นจุดยอดสองความถี่หนึ่งจุดที่ 12.28 MHz (ใกล้กับ 12.288 MHz ที่คาดไว้) - และอีกจุดหนึ่งที่มีแอมพลิจูดเหมือนกันมากที่ 12.72 MHz ดูเหมือนว่าจะเป็นข่าวดีสำหรับฉัน - แม้ว่าสัญญาณเสียงจะออกมาดีสำหรับหูของฉัน ไม่มีใครรู้ว่าสิ่งที่เป็นสาเหตุของเรื่องนี้คืออะไร? ระบุว่าสิ่งนี้ถูกใช้เพื่อนาฬิกา DSP (ซึ่งใช้เป็นแหล่งสัญญาณนาฬิกาเสียง) มีแนวโน้มที่จะได้รับผลกระทบเชิงลบจากพฤติกรรมประเภทนี้หรือไม่

9 clock  crystal  fft 

ฉันใช้ไดรเวอร์ LED TLC5945 ไมโครคอนโทรลเลอร์ (ฉันใช้LPC1343 ) ต้องจัดเตรียมนาฬิกาสำหรับตัวจับเวลา PWM / ตัวนับภายใน ความเร็วสัญญาณนาฬิกาสูงสุดที่อนุญาตคือ 30MHz ฉันจะมีบอร์ดหลายบอร์ดที่มี TLC5945 ไดเซชเชน บอร์ดจะเชื่อมต่อผ่านทางตัวเชื่อมต่อระหว่างบอร์ดหรือสายริบบอนแบบสั้นความกว้างของบอร์ดหนึ่งตัวคือ 10 ซม. ฉันจะเชื่อมต่อได้สูงสุด 4 คนในซีรีส์ อาจเป็นไปได้ว่าฉันจะไม่ใช้ 30MHz เต็มรูปแบบ แต่อย่างไรก็ตามฉันต้องการทำถูกต้อง - ฉันจะกำหนดเส้นทาง / สภาพสัญญาณนาฬิกาให้อยู่ในสภาพสมบูรณ์ได้อย่างไร ถ้าฉันเพิ่มบัฟเฟอร์เช่น 74HC245 ในผลลัพธ์ของบอร์ดทุกบอร์ดฉันจะได้รับความล่าช้า 10ns หลังจากบัฟเฟอร์ทุกครั้งฉันไม่ต้องการมัน ฉันควรใช้บัฟเฟอร์นาฬิกาแบบพิเศษ "zero delay" หรือไม่? ฉันควรใช้รูปแบบการเลิกจ้างแบบใด

9 microcontroller  spi  clock