คำถามติดแท็ก verilog

ล็อคแล้ว คำถามและคำตอบของคำถามนี้ถูกล็อคเนื่องจากคำถามอยู่นอกหัวข้อ แต่มีความสำคัญทางประวัติศาสตร์ ขณะนี้ไม่ยอมรับคำตอบหรือการโต้ตอบใหม่ ฉันอยู่ห่างออกไปสองสัปดาห์จากการทำหลักสูตรการออกแบบลอจิกดิจิตอลวิทยาลัยครั้งแรกของฉันและเห็นได้ชัดว่าจะไม่มีโครงการสุดท้าย - แค่การสอบครั้งสุดท้ายที่น่าเบื่อ ดังนั้นนักเรียนที่อยากรู้อยากเห็นจะทำอย่างไรฉันจึงตรวจสอบว่า FPGA คืออะไรจริง ๆ และสิ่งที่ฉันเป็นช้อนป้อนในชั้นเรียน และฉันตัดสินใจที่จะทำโครงการ FPGA ง่าย ๆ ฉันใช้ Basys2 Spartan-3E FPGA และฉันคุ้นเคยกับตรรกะดิจิทัลและใช้ ISE เพื่อผลักประตูลอจิกรอบ ๆ แต่ฉันไม่รู้ VHDL / Verilog (ฉันแน่ใจว่าฉันสามารถหยิบมันขึ้นมาได้อย่างง่ายดาย) ไม่มีใครมีแนวคิดโครงการใด ๆ สำหรับผู้เริ่มต้นหรือไม่? ฉันสาธิตการทดลองหลายครั้ง แต่ก็ไม่แฟนซีเกินไป

11 fpga  design  vhdl  verilog 

สำหรับซอฟต์แวร์นั้น Book Design Patternsเป็นชุดรูปแบบสำหรับการทำสิ่งต่าง ๆ ในซอฟต์แวร์และให้คำศัพท์ทั่วไปแก่ผู้ปฏิบัติงานซอฟต์แวร์เพื่ออธิบายส่วนประกอบบางอย่างที่พวกเขาต้องการสร้าง หนังสือหรือแหล่งข้อมูลดังกล่าวมีอยู่สำหรับ RTL หรือ RTL แบบสังเคราะห์โดยทั่วไปหรือไม่? สิ่งต่าง ๆ เช่นข้อผิดพลาดทั่วไปข้อเสียของการออกแบบข้อควรพิจารณาเกี่ยวกับการหยุดชะงักและการออกแบบอินเตอร์เฟส

11 vhdl  verilog  best-practice 

พิจารณาการแสดงออกเช่น: assign x = func(A) ^ func(B); โดยที่เอาต์พุตของ func กว้าง 32 บิตและ x เป็นสายของ 16 บิต ฉันต้องการกำหนดเฉพาะบิตที่ต่ำที่สุดของบิตผลลัพธ์ ฉันรู้ว่าโค้ดด้านบนทำเช่นนั้นแล้ว แต่มันก็สร้างคำเตือน วิธีการ "ชัดเจน" ไม่ทำงาน: assign x = (func(A) ^ func(B))[15:0]; // error: '[' is unexpected

11 verilog 

ฉันกำลังวิเคราะห์รหัส verilog และพบสิ่งที่ต้องการ wire z = |a & b; ในขณะที่ simultation โค้ดจะทำงานเหมือน wire z = a & b; ดังนั้นฉันสงสัยว่าความหมายของ|สัญลักษณ์ (ไพพ์) คืออะไร? มันมีผลกระทบต่อการจำลอง / การสังเคราะห์หรือไม่?

10 verilog 

ฉันใหม่สำหรับ Verilog และต้องการเรียนรู้วิธีเปรียบเทียบตัวเลขสองตัว ตัวอย่างเช่นลองเปรียบเทียบพารามิเตอร์หรือ reg (พูด a) กับตัวเลข 2 (2'b10) สิ่งนี้จะถูกเขียนใน Verilog อย่างไร

10 verilog 

ฉันกำลังเขียนโปรแกรม Altera Cyclone IV โดยใช้ Verilog และ Quartus II ในการออกแบบของฉันฉันต้องการใช้ขอบนาฬิกาทั้งสองข้างเพื่อที่ฉันจะสามารถทำการแบ่งนาฬิกาด้วยปัจจัยประหลาดที่มีรอบการทำงาน 50% นี่คือตัวอย่างรหัสของฉัน: always @(posedge low_jitter_clock_i or negedge low_jitter_clock_i or posedge reset_i) begin if(reset_i) begin fixed_clock <= 1'b0; divider_dummy <= 'b0; end else begin fixed_clock <= fixed_clock_next; divider_dummy <= divider_dummy_next; end end ตอนนี้เมื่อฉันรวบรวมสิ่งนี้ Quartus II จะพ่นข้อผิดพลาดต่อไปนี้: Verilog HDL สร้างข้อผิดพลาดเสมอที่ adc_clocking.v (83): …

10 fpga  verilog  intel-fpga 

คอมไพเลอร์ HDL ของฉัน (Quartus II) สร้างรายงานเวลา ในนั้นโหนดมีคอลัมน์ "นาฬิกาเอียง" คำจำกัดความเฉพาะนาฬิกาเอียงที่ฉันพบอยู่ในเอกสาร TimeQuest (ดูหน้า 7-24): ในการระบุความไม่แน่นอนของนาฬิกาด้วยตนเองหรือเอียงสำหรับการถ่ายโอนแบบนาฬิกาต่อวันให้ใช้set_clock_uncertaintyคำสั่ง ดังนั้นหากความเบ้เป็น "ความไม่แน่นอน" ทำไมนาฬิกาบางส่วนของฉันถึงเป็นลบ (เช่น -0.048) นาฬิกาเอียงคืออะไร?

10 fpga  verilog  clock  intel-fpga 

ปิด. คำถามนี้เป็นคำถามปิดหัวข้อ ไม่ยอมรับคำตอบในขณะนี้ ต้องการปรับปรุงคำถามนี้หรือไม่ อัปเดตคำถามเพื่อให้เป็นหัวข้อสำหรับการแลกเปลี่ยนกองวิศวกรรมไฟฟ้า ปิดให้บริการใน5 ปีที่ผ่านมา มี SPICE และ Verilog จำลองฟรีมากมายเช่น LTSPICE หรือ TINA หรือแม้แต่ WinSPICE นอกจากนี้ยังมีตัวจำลอง Verilog หลายตัวเช่นกัน อย่างไรก็ตามฉันกำลังมองหาตัวจำลอง VerilogA ฟรี มีใครรู้บ้างไหม

10 verilog  development-tools  simulation 

มีเครื่องมือการสังเคราะห์โอเพ่นซอร์สฟรีหรือไม่ที่สามารถแปลง Verilog RTL เป็น netlist ประตูทั่วไปได้หรือไม่? (ประกอบด้วย NAND ทั่วไป, NOR, XOR, D-flops / register ฯลฯ ไม่จำเป็นต้องปรับให้เหมาะสม) ถ้าไม่ใช่สำหรับภาษาทั้งหมดแล้วชุดย่อยของ "ประโยชน์" ของ RTL (นอกเหนือจากรายการระดับประตูของ Verilog) เป็นอย่างไร?

10 verilog  synthesis 

มีคนบอกฉันว่าอะไรคือความแตกต่างระหว่าง RTL และโค้ด Verilog เชิงพฤติกรรม มีการแบ่งเขตที่ชัดเจนระหว่างการออกแบบในสองระดับนี้หรือไม่?

10 digital-logic  verilog  vhdl  hdl