คำถามติดแท็ก counter

4
BJT ทรานซิสเตอร์ทำงานอย่างไรในสภาวะอิ่มตัว?
นี่คือสิ่งที่ฉันรู้เกี่ยวกับ NPN BJTs (ทรานซิสเตอร์แบบสองขั้วทางแยก): ปัจจุบัน Base-Emitter ขยาย HFE ครั้งที่ Collector-Emitter ดังนั้น Ice = Ibe * HFE Vbeคือแรงดันไฟฟ้าระหว่าง Base-Emitter และเช่นเดียวกับ diode ใด ๆ มักจะอยู่ที่ประมาณ 0,65V Vecแม้ว่าฉันจะจำไม่ได้ ถ้าVbeต่ำกว่าเกณฑ์ขั้นต่ำสุดทรานซิสเตอร์จะเปิดขึ้นและไม่มีกระแสไฟผ่านหน้าสัมผัสใด ๆ (โอเคอาจจะมีกระแสรั่วไหลเล็กน้อย แต่ก็ไม่เกี่ยวข้องกัน) แต่ฉันยังมีคำถาม: ทรานซิสเตอร์ทำงานอย่างไรเมื่ออิ่มตัว ? เป็นไปได้หรือไม่ที่จะให้ทรานซิสเตอร์อยู่ในสถานะเปิดภายใต้เงื่อนไขอื่นที่ไม่ใช่Vbeต่ำกว่าขีด จำกัด ? นอกจากนี้อย่าลังเลที่จะชี้ให้เห็นข้อผิดพลาดใด ๆ ที่ฉันทำในคำถามนี้ คำถามที่เกี่ยวข้อง: ฉันไม่สนใจว่าทรานซิสเตอร์ทำงานอย่างไรฉันจะทำให้ทรานซิสเตอร์ทำงานได้อย่างไร

5
ความยาวพัลส์ 5 ns
ฉันมีความกว้างพัลส์ 5 ns สูงออกมาจากตัวเปรียบเทียบที่ไม่ตรงกัน ฉันพยายามนับชีพจรนี้ ไมโครคอนโทรลเลอร์ปัจจุบันของฉัน (dsPIC33FJ) มีตัวนับแบบอะซิงโครนัสบนบอร์ดพร้อมสเป็คขั้นต่ำอย่างน้อย 10 ns ความกว้างพัลส์สูง ตัวเลือกของฉันคืออะไรที่จะยืด / ยืดพัลส์ 5 ns นี้เพื่อให้เคาน์เตอร์อ่านได้? ฉันเปิดให้เปลี่ยนไปใช้ไมโครคอนโทรลเลอร์ตัวอื่นหรือใช้เคาน์เตอร์ส่วนต่อที่มีคุณสมบัติมากกว่านี้ แต่ฉันต้องการใช้วงจรแบบพาสซีฟ / ธรรมดาแทน เป็นไปได้ไหม สิ่งที่ฉันค้นคว้ามาแล้ว: ฉันได้พยายามคาดคะเนตัวเก็บประจุ. 1uF ระหว่างสัญญาณเอาท์พุทและกราวด์ด้วยความหวังว่าการคายประจุจะช้าลง แต่สิ่งที่ทำก็คือบิดเบือนสัญญาณอย่างหนัก ฉันขอใช้ค่าที่ต่ำลงได้ไหม? ฉันค้นคว้าตัวอย่างและถือ IC แต่เวลาที่สั้นที่สุดที่ฉันสามารถหาได้คือประมาณ 200 ns ซึ่งไม่เหมาะสำหรับการสมัครของฉัน

1
การจำลองม้านั่งทดสอบอย่างง่ายด้วยแกน ROM สังเคราะห์
ฉันใหม่กับโลกของ FPGA อย่างสมบูรณ์และคิดว่าฉันจะเริ่มต้นด้วยโครงการที่ง่ายมาก: ตัวถอดรหัส 7 บิตแบบ 4 บิต รุ่นแรกที่ฉันเขียนอย่างหมดจดใน VHDL (โดยทั่วไปเป็น combinatorial เดียวselectไม่จำเป็นต้องใช้นาฬิกา) และดูเหมือนว่าจะทำงานได้ แต่ฉันก็อยากจะทดลองกับ "IP Cores" ใน Xilinx ISE ดังนั้นตอนนี้ฉันใช้ GUI "ISE Project Explorer" และฉันสร้างโครงการใหม่ด้วย ROM core รหัส VHDL ที่สร้างขึ้นคือ: LIBRARY ieee; USE ieee.std_logic_1164.ALL; -- synthesis translate_off LIBRARY XilinxCoreLib; -- synthesis translate_on ENTITY SSROM IS PORT ( clka : …
โดยการใช้ไซต์ของเรา หมายความว่าคุณได้อ่านและทำความเข้าใจนโยบายคุกกี้และนโยบายความเป็นส่วนตัวของเราแล้ว
Licensed under cc by-sa 3.0 with attribution required.