คำถามติดแท็ก signal

ฉันกำลังออกแบบบอร์ดสองชั้นที่ค่อนข้างซับซ้อน - ฉันควรเลือก 4 เลเยอร์จริงๆ แต่นั่นไม่ใช่ประเด็นที่นี่ ฉันทำด้วยการวางองค์ประกอบและการกำหนดเส้นทางและฉันกำลังสัมผัสกับการตกแต่งเช่นทำให้แน่ใจว่าระนาบกราวด์ครอบคลุมกระดานส่วนใหญ่และเย็บเข้าด้วยกันได้ดี ในบางพื้นที่ฉันมีร่องรอยสัญญาณ (เช่น SPI) วางอยู่เหนือระนาบกราวด์แล้วตามด้วยกำลังไฟฟ้า (14V) แล้วระนาบกราวน์อีกอัน ไม่มีวิธีใดที่ฉันสามารถเคลื่อนย้ายกำลังติดตามนี้ออกไปได้ดังนั้นฉันคิดว่าฉันสามารถปล่อยให้กระแสกลับมาไหลผ่านสัญญาณได้โดยมีตัวเก็บประจุแยก (100nF) ระหว่างกำลังติดตามและระนาบกราวด์ภายใต้ร่องรอยสัญญาณของฉัน นี่คือภาพสิ่งที่ฉันคิด: นี่เป็นความคิดที่ดีหรือไม่ที่จะลดพื้นที่ลูปสัญญาณและควบคุม EMI?

9 pcb  pcb-design  signal  emc  routing 

ฉันเข้าใจว่าคำถามที่คล้ายกันเช่นนี้เคยถูกถามมาก่อนในเว็บไซต์นี้ตามรายการด้านล่าง อย่างไรก็ตามฉันสับสนเกี่ยวกับคำตอบ ถ้าฉันอธิบายสิ่งที่ฉันคิดว่าฉันเข้าใจใครช่วยชี้ให้ฉันเห็นว่าฉันผิด เหตุผลที่มากขึ้นแบนด์วิดท์หมายถึงมากขึ้น-อัตราบิตต่อวินาที ทำไมต้องทำ-สูงความถี่-ค่าเฉลี่ยสูงกว่าข้อมูลอัตรา ... ฉันจะเริ่มต้นด้วยสิ่งที่ฉันรู้: กฎหมายนอนส์ให้ขีด จำกัด บนทฤษฎี คn o ฉันs Y= B ∗ l oก.2( 1 +Sยังไม่มีข้อความ)คnโอผมsY=B* * * *ล.โอก.2(1+Sยังไม่มีข้อความ)C_{noisy}=B*log_{2}(1+\frac{S}{N}) ถ้า S = N ดังนั้น C = B ในฐานะ N →∞, C → 0 เป็น N → 0, C →∞ สูตร Nyquist กล่าวว่าจำเป็นต้องมีกี่ระดับเพื่อให้บรรลุขีด จำกัด นี้ คn o …

9 digital-logic  signal  high-frequency  transmission-line  transmission 

มีไอซีที่มี N อินพุตพินและ N เอาต์พุตพินซึ่งผ่านการตั้งค่า EEPROM หรือผ่านการควบคุมแบบทันทีทันใดโดยไมโครคอนโทรลเลอร์อนุญาตให้หนึ่งเส้นทางในแต่ละเส้นทางของอินพุต N ไปยังเอาท์พุต N ใด ๆ ตัวอย่างเช่นอาจใช้เพื่อเชื่อมต่อสายเข้ากับ Input1 กับสายขาออกบน Output6 และเชื่อมต่อ Input2 กับ Output3 และ Input3 กับ Output1 และอื่น ๆ (ไม่ว่าสัญญาณนั้นจะเป็น SPI หรือ I2C หรือสายดิจิตอลมาตรฐาน ฯลฯ ) ... และต่อมาเปลี่ยนลำดับ ถ้ามีอยู่ไอซีนั้นเรียกว่าอะไร?

9 integrated-circuit  signal  input  output  routing 

ฉันใหม่กับโลกของ FPGA อย่างสมบูรณ์และคิดว่าฉันจะเริ่มต้นด้วยโครงการที่ง่ายมาก: ตัวถอดรหัส 7 บิตแบบ 4 บิต รุ่นแรกที่ฉันเขียนอย่างหมดจดใน VHDL (โดยทั่วไปเป็น combinatorial เดียวselectไม่จำเป็นต้องใช้นาฬิกา) และดูเหมือนว่าจะทำงานได้ แต่ฉันก็อยากจะทดลองกับ "IP Cores" ใน Xilinx ISE ดังนั้นตอนนี้ฉันใช้ GUI "ISE Project Explorer" และฉันสร้างโครงการใหม่ด้วย ROM core รหัส VHDL ที่สร้างขึ้นคือ: LIBRARY ieee; USE ieee.std_logic_1164.ALL; -- synthesis translate_off LIBRARY XilinxCoreLib; -- synthesis translate_on ENTITY SSROM IS PORT ( clka : …

9 fpga  vhdl  xilinx  energy  voltage  diodes  voltage-divider  undervoltage  hysteresis  relay  solid-state-relay  routing  matrix  power-engineering  ground  basic  arduino  infrared  reverse-engineering  avr  atmega  spi  usb-device  sd  arduino  arduino  voltage  transistors  transformer  output  voltage  signal  datasheet  input  output  microcontroller  microcontroller  xmega  power  relay  ac  control  microcontroller  atmega  c  frequency-measurement  image-sensor  pic  c  arduino  operational-amplifier  feedback  power  current  resistors  current-measurement  maximum-ratings  voltage  adc  arduino  counter  wireless  solar-cell  pcb-assembly  manufacturing  signal  distortion 

ฉันได้รับการบอกว่าสัญญาณที่ซับซ้อนเป็น "ความสะดวกสบายที่สังเกตได้ง่ายสำหรับการทำสัญญาณสองมุมฉากได้อย่างง่ายดายเพื่อให้สามารถใช้สายเดียวกัน" ถูกต้อง / สิ่งนี้หมายความว่าอย่างไร มีความหมายทางกายภาพต่อสัญญาณที่ซับซ้อนหรือไม่? การคูณด้วย j เป็นการจดชวเลขอย่างแท้จริงสำหรับการคูณส่วนจริงและจินตภาพโดยผู้ให้บริการมุมฉากหรือไม่ (เป็นวิธีที่จะสังเกตในชีวิตจริงหรือไม่)

8 signal