คำถามติดแท็ก routing

ฉันมีไมโครคอนโทรลเลอร์และ FPGA ในบอร์ดเดียวกัน หากพวกเขาทั้งคู่วิ่งด้วยความเร็วสัญญาณนาฬิกาเท่ากันฉันจะใช้ออสซิลเลเตอร์หนึ่งตัวในการจับเวลาทั้งสองได้ไหม ดูเหมือนว่ามีบางสิ่งที่ฉันควรระวังที่นี่ แต่ฉันไม่สามารถคิดได้ทันทีว่าปัญหาใด ๆ กับมันถ้าฉันเพียงแค่ให้ร่องรอยสั้น ๆ มีใครทำแบบนี้มาก่อนหรือไม่ จะมีอะไรผิดพลาดเกิดขึ้นได้บ้าง?

11 microcontroller  fpga  oscillator  clock  routing 

ฉันกำลังใช้ไมโครคอนโทรลเลอร์ MSP430FR2633 และ ADS122C04IPWR DAC ผ่าน I2C ที่ 100kHz ฉันสามารถกำหนดเส้นทาง I2C ผ่าน vias ใน 2 Layer PCB ได้หรือไม่

11 microcontroller  pcb  i2c  routing 

วิธีที่ดีที่สุดในการเชื่อมต่อระนาบกราวด์เข้าด้วยกันคืออะไร? ฉันรู้ว่าเครื่องบินภาคพื้นดินเชื่อมต่อกันในหลาย ๆ สถานที่เพื่อให้ GND ความต้านทานต่ำทั่วทั้งบอร์ดและให้เส้นทางกลับสำหรับสัญญาณ แต่นอกเหนือจากการผ่านเข้าใกล้ตัวเก็บประจุ decoupling ทุกตัว ฉันได้เห็นเลย์เอาท์ที่เพิ่มจุดจบจำนวนมากด้วยรูปแบบกริดโดยมีระยะห่าง 1 / 20th ของความยาวคลื่นสูงสุดบนกระดาน บนกระดานอื่น ๆ จุดแวะจะถูกวางตามรอย (เช่น " ตำแหน่งของจุดแวะสู่การเชื่อมต่อระนาบพื้น ") ฉันได้เห็นอคติแล้วกระจายแบบสุ่ม นอกจากนี้ยังมีการรวมกัน: จุดแวะตามเส้น + กระจัดกระจายบนเครื่องบิน GND แบบสุ่ม มีความแตกต่างที่สังเกตเห็นได้หรือไม่? สิ่งที่ฉันต้องการบรรลุคือความสมบูรณ์ของสัญญาณที่ดีการแผ่รังสีต่ำและการแยกพลังงานที่ดี

11 pcb  layout  ground  routing  via 

โดยปกติฉันจะกำหนดเส้นทาง PCB ของฉันไม่เคยเลี้ยว90ºตามแนวทางปฏิบัติที่ดีที่สุดที่แนะนำ แต่บางครั้งมีจุดที่มี 3 ร่องรอยจะต้องมีการสกัดกั้นถ้าฉันทำ45ºรอบเสมอในการแยกนี้จะเป็นการเลี้ยว90ºดังนั้นจึงเป็นเรื่องปกติ วิธีที่ดีกว่าในการทำเช่นนั้น?

10 pcb-design  routing 

ฉันกำลังพยายามกำหนดเส้นทางกระดานง่าย ๆ ครั้งแรกที่ฉันทำใน 15 ปีนับตั้งแต่ฉันส่งแหล่งจ่ายไฟเชิงเส้น 12V ในแบบเทียบเท่า mspaint บอร์ดนี้ประกอบด้วย LPC2387 เป็นส่วนใหญ่ซึ่งเป็น LQFP100 IC ที่ต้องการการเชื่อมต่อ + 3.3V และ GND ที่หลากหลาย ขณะที่ฉันเล่นไปกับการกำหนดเส้นทางสำหรับสิ่งนี้มันทำให้ฉันรู้สึกว่าถึงแม้จะมีเพียง GND ที่ถูกส่งไปด้านล่างของ IC ก็เป็นร่องรอยของหนูตัวเล็ก ๆ ใช้กลยุทธ์นี้ฉันจะต้องมีกองใหญ่ของจุดอ่อนภายใต้ที่นั่นเพียงเพื่ออำนาจ IC เป็นเรื่องปกติหรือไม่ ฉันจะผิดทุกอย่างเหรอ?

10 pcb  pcb-design  eagle  routing 

ฉันมีการออกแบบ PCB ที่เสร็จสมบูรณ์ซึ่งวาดโดย Altium Designer ฉันต้องการเพิ่มขนาด แต่มีพวกเขามากเกินไปและการเปลี่ยนพวกเขาทีละคนจะเป็นการทำงานที่ยาวนานและน่ารำคาญ มีวิธีใดบ้างที่ฉันสามารถเลือกและปรับขนาดได้พร้อมกันหรือไม่

10 pcb  pcb-design  routing  via  altium 

ฉันกำลังอ่านบันทึกการใช้งานจาก TI เกี่ยวกับบอร์ดประเมินผล LM3409 ในรูปแบบกระดาน (รูปที่ 3) ชั้นล่างเป็น GND เดียวเท แต่ชั้นบนยังมีทองแดงเทลงไปซึ่งเชื่อมต่อกับพื้นดินเช่นที่ LED-, C5, D1 และ C1 สิ่งที่ฉันไม่เข้าใจคือ: ทำไมพวกเขาทั้งหมดไม่เชื่อมต่อกันในชั้นบนสุดเนื่องจากพวกเขาทั้งหมดเดียวกัน

9 pcb-design  routing  copper-pour 

ฉันกำลังออกแบบบอร์ดสองชั้นที่ค่อนข้างซับซ้อน - ฉันควรเลือก 4 เลเยอร์จริงๆ แต่นั่นไม่ใช่ประเด็นที่นี่ ฉันทำด้วยการวางองค์ประกอบและการกำหนดเส้นทางและฉันกำลังสัมผัสกับการตกแต่งเช่นทำให้แน่ใจว่าระนาบกราวด์ครอบคลุมกระดานส่วนใหญ่และเย็บเข้าด้วยกันได้ดี ในบางพื้นที่ฉันมีร่องรอยสัญญาณ (เช่น SPI) วางอยู่เหนือระนาบกราวด์แล้วตามด้วยกำลังไฟฟ้า (14V) แล้วระนาบกราวน์อีกอัน ไม่มีวิธีใดที่ฉันสามารถเคลื่อนย้ายกำลังติดตามนี้ออกไปได้ดังนั้นฉันคิดว่าฉันสามารถปล่อยให้กระแสกลับมาไหลผ่านสัญญาณได้โดยมีตัวเก็บประจุแยก (100nF) ระหว่างกำลังติดตามและระนาบกราวด์ภายใต้ร่องรอยสัญญาณของฉัน นี่คือภาพสิ่งที่ฉันคิด: นี่เป็นความคิดที่ดีหรือไม่ที่จะลดพื้นที่ลูปสัญญาณและควบคุม EMI?

9 pcb  pcb-design  signal  emc  routing 

ฉันมีการออกแบบ Serial-ATA Controller ที่ทำงานบนอุปกรณ์ Xilinx 7-series เกือบทุกชนิดยกเว้นอุปกรณ์ Artix-7 ซึ่งทำให้ฉันปวดหัว ... การออกแบบที่บริสุทธิ์ (SATA 6.0Gb / s, นาฬิกาออกแบบ 150 MHz) สามารถนำมาใช้กับ Artix-7 200T ของฉัน ถ้าฉันเพิ่ม ILA cores (เดิมชื่อ ChipScope) เวลาจะไม่เป็นไปตาม ฉันทำสิ่งที่ผ่อนคลายสถานการณ์: - เพิ่ม 2 ขั้นตอนไปป์ไลน์ในแต่ละแกน ILA - เพิ่ม 1 ขั้นตอนไปป์ไลน์ระหว่างตัวรับส่งสัญญาณ GTP และตรรกะ - ใช้ retiming, remap และการวางตำแหน่งกว้างเป็นกลยุทธ์การดำเนินงานทางเลือก ภาพนี้แสดงขั้นตอนการออกแบบปกติ แกน ILA นั้นอยู่ไกลจาก SATAController …

9 xilinx  routing  high-speed  timing-analysis  artix-series-fpga 

ตอบ: ไม่มีสิ่งใดผิดกับโครงร่างที่สำคัญมันกลับกลายเป็นว่าหม้อแปลงอีเธอร์เน็ตไม่ได้มาตรฐานโดย 0.2dB ในการสูญเสียการแทรกเมื่อจับคู่กับ PHY IC ที่เราใช้อยู่ คำถาม มีอะไรผิดปกติอย่างเห็นได้ชัดกับการกำหนดเส้นทาง PCB ของอีเธอร์เน็ตกิกะบิตหรือไม่? Gigabit Ethernet มีข้อ จำกัด ด้านการออกแบบมากมายเนื่องจากโครงร่างของส่วนประกอบบน PCB มันเป็นไปไม่ได้ที่จะทำตามกฎการออกแบบทั้งหมด การออกแบบนี้จะต้องใช้ความเร็วกิกะบิตและป้อนแหล่งจ่าย POE นอกจากนี้ยังต้องผ่าน FCC อีเอ็มซีอีเอ็ม / ESD และการทดสอบ ฉันได้อ่านบันทึกการใช้งานเกือบทั้งหมดแล้ว (TI, Intel..etc) ฉันมีความรู้อย่างดีที่สุดตามพวกเขาให้ดีที่สุดเท่าที่จะทำได้ การติดตามถูกกำหนดเส้นทางเป็นคู่ diff และมีระยะห่างที่ดีที่สุดเพื่อป้องกันการข้ามพูดคุย การใช้ vias / stubs ขั้นต่ำ 2 ต่อเซกเมนต์ พวกมันมีความสมมาตรเท่าที่จะเป็นไปได้และแม่เหล็กโพสต์แต่ละคู่จะอยู่ในระยะ 1.25 มม. แม่เหล็กก่อนที่จะถูกจับคู่ภายใน 2 มม. ร่องรอยถูกส่งไปที่เลเยอร์ด้านล่างเพื่อหลีกเลี่ยงการข้ามเครื่องบินพลังงานหลายอันเป็นข้อมูลอ้างอิง อย่างไรก็ตามการออกแบบนี้นำเสนอความท้าทายที่ฉันไม่มีประสบการณ์ในการประเมิน เช่นเมื่อใดที่คุณเลือกที่จะละเมิดกฎการออกแบบและคุณสามารถทำอะไรได้บ้าง เฉพาะ …

9 pcb-design  ethernet  layout  magnetics  routing 

มีไอซีที่มี N อินพุตพินและ N เอาต์พุตพินซึ่งผ่านการตั้งค่า EEPROM หรือผ่านการควบคุมแบบทันทีทันใดโดยไมโครคอนโทรลเลอร์อนุญาตให้หนึ่งเส้นทางในแต่ละเส้นทางของอินพุต N ไปยังเอาท์พุต N ใด ๆ ตัวอย่างเช่นอาจใช้เพื่อเชื่อมต่อสายเข้ากับ Input1 กับสายขาออกบน Output6 และเชื่อมต่อ Input2 กับ Output3 และ Input3 กับ Output1 และอื่น ๆ (ไม่ว่าสัญญาณนั้นจะเป็น SPI หรือ I2C หรือสายดิจิตอลมาตรฐาน ฯลฯ ) ... และต่อมาเปลี่ยนลำดับ ถ้ามีอยู่ไอซีนั้นเรียกว่าอะไร?

9 integrated-circuit  signal  input  output  routing 

ฉันใหม่กับโลกของ FPGA อย่างสมบูรณ์และคิดว่าฉันจะเริ่มต้นด้วยโครงการที่ง่ายมาก: ตัวถอดรหัส 7 บิตแบบ 4 บิต รุ่นแรกที่ฉันเขียนอย่างหมดจดใน VHDL (โดยทั่วไปเป็น combinatorial เดียวselectไม่จำเป็นต้องใช้นาฬิกา) และดูเหมือนว่าจะทำงานได้ แต่ฉันก็อยากจะทดลองกับ "IP Cores" ใน Xilinx ISE ดังนั้นตอนนี้ฉันใช้ GUI "ISE Project Explorer" และฉันสร้างโครงการใหม่ด้วย ROM core รหัส VHDL ที่สร้างขึ้นคือ: LIBRARY ieee; USE ieee.std_logic_1164.ALL; -- synthesis translate_off LIBRARY XilinxCoreLib; -- synthesis translate_on ENTITY SSROM IS PORT ( clka : …

9 fpga  vhdl  xilinx  energy  voltage  diodes  voltage-divider  undervoltage  hysteresis  relay  solid-state-relay  routing  matrix  power-engineering  ground  basic  arduino  infrared  reverse-engineering  avr  atmega  spi  usb-device  sd  arduino  arduino  voltage  transistors  transformer  output  voltage  signal  datasheet  input  output  microcontroller  microcontroller  xmega  power  relay  ac  control  microcontroller  atmega  c  frequency-measurement  image-sensor  pic  c  arduino  operational-amplifier  feedback  power  current  resistors  current-measurement  maximum-ratings  voltage  adc  arduino  counter  wireless  solar-cell  pcb-assembly  manufacturing  signal  distortion 

พื้นหลัง ขณะนี้ฉันกำลังทำงานกับบอร์ดฝ่าวงล้อมซึ่งทำให้ฉันสามารถเชื่อมต่อบอร์ดภายนอกจำนวนมาก (สัญญาณอะนาล็อกและสัญญาณผสม) กับ Arduino Micro โดยใช้ตัวเชื่อมต่อที่หลากหลาย บอร์ดฝ่าวงล้อมนั้นถูก จำกัด ไว้ที่สองชั้นและต้องจัดการกับสัญญาณเซ็นเซอร์แบบอะนาล็อกเก้าตัวรวมถึงสัญญาณดิจิตอล (SPI) เจ็ดสัญญาณ ได้แก่ นาฬิกา (SCK), MISO, MOSI และสัญญาณเลือกชิปสี่ตัว (CS) Arduino ได้รับการกำหนดค่าสำหรับความถี่สัญญาณนาฬิกา 2 MHz SPI แต่ฉันไม่สามารถหาข้อมูลเกี่ยวกับเวลาที่เพิ่มขึ้นตามปกติได้ ปัญหาคือฉันไม่แน่ใจว่าวิธีที่ดีที่สุดในการกำหนดเส้นทางสัญญาณดิจิตอลบนกระดานฝ่าวงล้อมของฉันคืออะไร เนื่องจากคำถามของฉันค่อนข้างเรียบง่ายฉันจึงรวบรวมตัวอย่างเล็ก ๆ น้อย ๆ ที่อธิบายไว้ด้านล่าง ปัญหาที่เข้าใจง่าย ในตัวอย่างที่เรียบง่ายนี้ฉันมีระนาบกราวน์, สัญญาณนาฬิกา SPI (SCK), สัญญาณเลือกชิป (CS), และ "พื้นที่เก็บของ" ที่ค่อนข้างใหญ่ดังแสดงในรูปด้านล่าง โปรดทราบว่าตัวอย่างไม่ได้ปรับขนาด: ความยาวการติดตามจริงจะมากกว่า 10 ซม ไม่สามารถแก้ไขการกำหนดพินในตัวเชื่อมต่อได้และฉันจะไม่สามารถย้าย / หมุนตัวเชื่อมต่อหรือพื้นที่ Keepout ได้ …

arduino  spi  routing  high-speed