คำถามติดแท็ก vhdl

ฉันเป็นนักเรียน EE และสามารถเขียนโปรแกรม [อย่างน้อยง่าย ๆ ] ในภาษาที่มากกว่าที่ฉันมี ฉันเพิ่งเริ่มเรียนรู้ VHDL และฉันก็สงสัยว่าโครงการที่ดีจะต้องรู้จักภาษาและเครื่องมือที่เกี่ยวข้องเป็นอย่างไร ฉันมีปัญหาในการเข้าใช้งานเพราะมันเป็นรูปแบบการเขียนโปรแกรมที่แตกต่างกันมากสำหรับฉัน ฉันได้ทำสิ่งที่เรียบง่ายเช่นตัวเสริม แต่ฉันกำลังมองหาโครงการระยะยาว (เช่นหนึ่งเดือนหรือมากกว่านั้น) ในกรณีที่มีความเกี่ยวข้องฉันมี Xilinx Webpack และกระดาน Digilent Spartan3

16 fpga  xilinx  vhdl 

หนังสือเรียนทุกเล่มที่ฉันเห็นทำให้เป็นเรื่องใหญ่ว่าการทดสอบและการตรวจสอบเป็นแนวคิดที่แตกต่างกันสองประการ ยังไม่มีใครในพวกเขาให้ความแตกต่างที่ชัดเจน (หรือชัดเจนพอที่ฉันในที่สุด) เพื่อให้บริบทบางอย่างฉันสนใจในการตรวจสอบการออกแบบฮาร์ดแวร์ดิจิทัลโดยใช้ภาษาการออกแบบฮาร์ดแวร์ (HDL) ฉันเคยเห็นคำอธิบายบางอย่างที่หันไปใช้ความแตกต่างที่ "จับต้องได้" หรือ "จับต้องได้": ถ้ามันเกี่ยวกับอุปกรณ์ที่ผลิตแล้วนั่นเป็นการทดสอบ นี่เป็นเรื่องราวทั้งหมดหรือไม่? ถ้าเป็นเช่นนั้นทำไมคำว่า "test" ถึงเกิดขึ้นบ่อยครั้งในการตรวจสอบ (โดยเฉพาะอย่างยิ่งในการตรวจสอบการทำงานเราพูดถึง testcase, testbenches, DUT (อุปกรณ์ภายใต้การทดสอบ), การทดสอบโดยตรง, การทดสอบแบบสุ่ม ฯลฯ )

15 vhdl  verilog  test  system-verilog  verification 

หมายเหตุ: ฉันกำลังใช้ ISE ของ Xilinx และมีบอร์ด FPGA เพื่อทำงานร่วมกับ (พร้อมสวิตช์และไฟและอื่น ๆ ) และฉันได้แฮ็คโปรเจ็คต์ง่ายๆมารวมกัน ในขณะเดียวกันฉันกำลังอ่านบทช่วยสอนหลายอย่างเพื่อสร้างพื้นฐานสำหรับสิ่งที่ฉันทำ ฉันเคยเห็นเอนทิตีต่าง ๆ และสถาปัตยกรรมของพวกเขาที่กล่าวถึงในเอกสารอ้างอิงที่ฉันทำมา แต่การตั้งชื่อมักทำให้สับสน บ่อยครั้งแทนที่จะเป็น "สถาปัตยกรรมrtl of .. " หรือ "โครงสร้างโครงสร้างของ ... " ฉันจะเห็น "สถาปัตยกรรมฟูของ ... " หรือแม้แต่ "สถาปัตยกรรมโค้งของ ... " ฉันรู้ (ช้า) ว่าชื่อสถาปัตยกรรมนั้นเป็นชื่อโดยพลการเหมือนกับการตั้งชื่อเอนทิตีแม้ว่าจะมีไกด์สไตล์ที่แนะนำอนุสัญญาการตั้งชื่อที่สอดคล้องกันมากขึ้นสามารถใช้เพื่อหลีกเลี่ยงปัญหานี้ได้ นี่ทำให้ฉันมีคำถามสองสามข้อ: เมื่อมองไปที่เอนทิตีเราจะกำหนดรูปแบบสถาปัตยกรรมจริงที่ใช้โดยไม่มีคำแนะนำจากชื่อสถาปัตยกรรมได้อย่างไร RTL, พฤติกรรม, โครงสร้าง ... ดูเหมือนว่าจะค่อนข้างคล้ายกับตาของผู้เรียน (สมมติว่าตัวอย่างที่ฉันเห็นถูกตั้งชื่ออย่างถูกต้อง) ตัวอย่างที่เรียบง่าย แต่ชัดเจนจะมีประโยชน์ที่นี่ (หรือตัวชี้ไปที่หนึ่ง) หากระบุสถาปัตยกรรมหลายอย่างสำหรับเอนทิตีเดียว (ซึ่งฉันเข้าใจว่าเป็นไปได้) …

14 vhdl  architecture  best-practice 

นี่คือสิ่งที่ฉันรู้เกี่ยวกับ NPN BJTs (ทรานซิสเตอร์แบบสองขั้วทางแยก): ปัจจุบัน Base-Emitter ขยาย HFE ครั้งที่ Collector-Emitter ดังนั้น Ice = Ibe * HFE Vbeคือแรงดันไฟฟ้าระหว่าง Base-Emitter และเช่นเดียวกับ diode ใด ๆ มักจะอยู่ที่ประมาณ 0,65V Vecแม้ว่าฉันจะจำไม่ได้ ถ้าVbeต่ำกว่าเกณฑ์ขั้นต่ำสุดทรานซิสเตอร์จะเปิดขึ้นและไม่มีกระแสไฟผ่านหน้าสัมผัสใด ๆ (โอเคอาจจะมีกระแสรั่วไหลเล็กน้อย แต่ก็ไม่เกี่ยวข้องกัน) แต่ฉันยังมีคำถาม: ทรานซิสเตอร์ทำงานอย่างไรเมื่ออิ่มตัว ? เป็นไปได้หรือไม่ที่จะให้ทรานซิสเตอร์อยู่ในสถานะเปิดภายใต้เงื่อนไขอื่นที่ไม่ใช่Vbeต่ำกว่าขีด จำกัด ? นอกจากนี้อย่าลังเลที่จะชี้ให้เห็นข้อผิดพลาดใด ๆ ที่ฉันทำในคำถามนี้ คำถามที่เกี่ยวข้อง: ฉันไม่สนใจว่าทรานซิสเตอร์ทำงานอย่างไรฉันจะทำให้ทรานซิสเตอร์ทำงานได้อย่างไร

14 transistors  bjt  physics  saturation  camera  detection  arduino  power  electromagnetism  inductive  design  digital-logic  vhdl  led  spectrum-analyzer  soldering  dc-motor  glue  voltage  diodes  high-voltage  rectifier  dsp  arduino  microcontroller  digital-logic  mbed  fpga  xilinx  vhdl  spartan  pcb-design  esd  integrated-circuit  function-generator  stepper-motor  ratings  capacitor  resistors  surface-mount  dsp  power-supply  resistance  inductive  arm  compiler  keil  linux  simulation  communication  filter  digital-logic  signal  rectifier  transformer  frequency  generator  counter  verilog  fpga  arduino  serial  computers  audio  fpga  verilog  spartan  legal 

ฉันไม่มีพื้นฐานด้านตรรกะที่ตั้งโปรแกรมได้ฉันใช้ไมโครคอนโทรลเลอร์ส่วนใหญ่ในโครงการของฉัน แต่ไม่นานมานี้ฉันต้องการทำงานกับวิดีโอและไมโครคอนโทรลเลอร์ช้าเกินไปสำหรับสิ่งที่ฉันต้องการดังนั้นฉันจึงเริ่มเล่นกับ CPLD ฉันสามารถรับผลลัพธ์ที่ดีกับ CPLD โดยใช้การออกแบบวงจรเท่านั้น แต่เมื่อค้นหาข้อมูลเกี่ยวกับ CPLD ฉันพบตัวอย่างมากมายโดยใช้ VHDL และ Verilog ฉันอยากรู้ว่าสิ่งใดที่ทำให้ฉันต้องการกำหนดอุปกรณ์ของฉันเป็นหนึ่งในภาษาเหล่านี้ พวกเขาทำอะไรได้บ้างที่การออกแบบวงจรไม่สามารถทำได้? พวกเขาส่วนใหญ่ใช้สำหรับฟังก์ชั่น? จนถึงตอนนี้ฉันใช้ CPLD เพียงอย่างเดียวการออกแบบ FPGAs มีประโยชน์มากกว่า CPLD จากการใช้ภาษาเหล่านี้หรือไม่

13 vhdl  verilog  programmable-logic 

ฉันมีบอร์ด Xilinx FPGA พร้อมคริสตัล 50MHz ฉันต้องหารมันลงไปที่ 2Hz ใน VHDL ฉันจะทำสิ่งนี้ได้อย่างไร

13 vhdl 

ฉันมีการแปลงสัญญาณขนาดใหญ่โดยเฉพาะอย่างยิ่งที่ต้องทำการแปลงจาก matlab เป็น VHDL ต้องมีการแบ่งปันทรัพยากรบางอย่างแน่นอน การคำนวณเล็กน้อยให้สิ่งต่อไปนี้กับฉัน: 512 ffts จาก 64 จุด การดำเนินงานเพิ่มทวีคูณ 41210 เมื่อพิจารณา Virtex 6 FPGA ที่ใหญ่ที่สุดมีบล็อก DSP48E ประมาณ 2000 ฉันรู้ว่าฉันสามารถแบ่งปันทรัพยากรเพื่อใช้ทรัพยากรซ้ำได้หลายครั้ง เวลาดำเนินการไม่ใช่ปัญหาจริงๆเวลาประมวลผลอาจใช้เวลานานในแง่ของ FPGA ดูที่การใช้ทรัพยากรการใช้สถาปัตยกรรม radix-2 lite ทำให้ฉันได้รับบล็อก 4dsp / การดำเนินการ FFT = 2048 บล็อก DSP รวม ~ 43k Virtex FPGA ที่ใหญ่ที่สุดมี 2k block หรือ 20 การทำงาน / mux เห็นได้ชัดว่าการรวม …

13 fpga  vhdl  xilinx 

ปิด. คำถามนี้เป็นคำถามปิดหัวข้อ ไม่ยอมรับคำตอบในขณะนี้ ต้องการปรับปรุงคำถามนี้หรือไม่ อัปเดตคำถามเพื่อให้เป็นหัวข้อสำหรับการแลกเปลี่ยนกองวิศวกรรมไฟฟ้า ปิดให้บริการใน4 ปีที่แล้ว ฉันต้องการเริ่มต้นด้วย FPGA แต่ฉันไม่เคยทำงานด้วยมาก่อน ฉันต้องการชุดคิทราคาถูก แต่ไม่รู้ว่าจะเริ่มจากตรงไหน ฉันสามารถหากระดานราคาถูกได้ แต่จากนั้นฉันก็ไม่สามารถรับข้อมูลเกี่ยวกับโปรแกรมเมอร์หรือคอมไพเลอร์ได้ดังนั้นฉันหวังว่าคุณจะช่วยได้ ฉันต้องการของจริงราคาถูก ($ 30- $ 40 สูงสุด) โดยเฉพาะอย่างยิ่งกับวิธีการเขียนโปรแกรมและการดีบัก (อาจเป็น JTAG?) ที่จะสามารถโปรแกรมโดยใช้ภาษาบางภาษาเช่น WinCUPL หรือ VHDL ฉันพบบอร์ด Diligent Cmod ที่มี Xilinx CPLDในเธรดอื่น แต่ฉันไม่สามารถหาวิธีที่ฉันจะตั้งโปรแกรม / ดีบัก (ซอฟต์แวร์และฮาร์ดแวร์เพิ่มเติมที่เกี่ยวข้อง)

12 fpga  vhdl  jtag 

ปิด. คำถามนี้เป็นคำถามปิดหัวข้อ ไม่ยอมรับคำตอบในขณะนี้ ต้องการปรับปรุงคำถามนี้หรือไม่ อัปเดตคำถามเพื่อให้เป็นหัวข้อสำหรับการแลกเปลี่ยนกองวิศวกรรมไฟฟ้า ปิดให้บริการใน2 ปีที่ผ่านมา คุณต้องการแนะนำหนังสือเล่มใดให้เริ่มต้นกับ FPGA และ VHDL แก้ไข ฉันสังเกตว่าหนังสือบางเล่มที่แนะนำมีอายุย้อนกลับไปตั้งแต่ปี 1996 ฉันสามารถจินตนาการได้ว่าอุปกรณ์ที่อ้างถึงนั้นจะล้าสมัยอย่างจริงจัง แต่ VHDL ก็มีวิวัฒนาการเช่นกันเช่นกัน?

12 fpga  books  vhdl 

ฉันต้องออกแบบเครื่องสถานะโดยใช้เพียงประตู NAND สำหรับส่วน combinatorial และ D flip flops สำหรับตรรกะตามลำดับ ทุกอย่างควรทำงานด้วยนาฬิกา 1 กิกะเฮิร์ตซ์ / 53 ตอนนี้ก่อนที่คุณจะทำร้ายฉันด้วย "เราจะไม่ทำการบ้านให้คุณ" ให้ฉันบอกคุณว่าฉันทิ้งทุกอย่างหลังจากการทำงานมาหลายวันและเริ่มทำทุกอย่างอย่างจริงจังมากขึ้น ฉันต้องการทำสิ่งนี้ด้วยตัวเอง แต่ฉันได้รับสัญญาณที่ไม่ได้กำหนดแบบสุ่มตลอดเวลาในส่วนที่ง่ายที่สุดของโครงการและมันน่าหงุดหงิด ตกลงก่อนอื่นเลยฉันมีกลไกสถานะและตารางความจริงที่ฉันทำเพื่อมันในภาพต่อไปนี้: สิ่งต่อไปคือ kmaps: ตั้งแต่ D flip flops D = Q + การเดินสายของตรรกะ combinatorial (เมื่อฉันสร้างมันเป็นบล็อกที่เรียบง่าย) ไม่ควรยากเกินไป แต่ปัญหาแรกของฉันเกิดขึ้นในม้านั่งทดสอบสำหรับ Q3 + ขอผมใส่ที่นี่เพื่อทำให้ข้อมูลง่ายขึ้นด้วยแผนภาพที่รวดเร็วที่ผมรวบรวมไว้สำหรับ Q3 +: ต่อมาในโพสต์คุณจะเห็นว่าใน VHDL จริง ๆ แล้วฉันตั้งชื่ออินพุตใน 1Q3plus ถึง in11Q3plus (11 อินพุต) …

11 digital-logic  vhdl  modelsim 

ในหลักสูตรการออกแบบลอจิกที่เราทุกคนได้เรียนรู้ว่ามันเป็นไปได้ที่จะลดการทำงานตรรกะเช่นโดยการใช้แผนที่ Karnaugh หรืออัลกอริทึมควิน-คสัส นอกจากนี้เรายังได้เรียนรู้ว่าค่า"ไม่สนใจ"เพิ่มโอกาสในการลดขนาด ตัวอย่างเช่นใช้ไฟล์ลงทะเบียน write_addressและwrite_dataสัญญาณไม่ได้เรื่องจริงๆเมื่อสัญญาณwrite_enable '0'ดังนั้นพวกเขาควรจะกำหนดค่า "ไม่สนใจ" เพื่อให้การเพิ่มประสิทธิภาพมากขึ้นในตรรกะที่ขับสัญญาณเหล่านี้ (เช่นไม่ได้อยู่ในไฟล์ลงทะเบียนตัวเอง) วิธีที่ถูกต้องในการระบุค่า "Don't Care" ใน VHDL คือเพื่อให้เครื่องมือการสังเคราะห์มีพื้นที่มากขึ้นสำหรับการเพิ่มประสิทธิภาพที่เป็นไปได้? จนถึงตอนนี้ฉันได้พบสิ่งต่อไปนี้ซึ่งอาจเหมาะสม แต่ฉันไม่แน่ใจจริงๆว่าข้อดีข้อเสียของแต่ละวิธีคืออะไร: เพียงไม่กำหนดสัญญาณ ดูเหมือนว่ามันจะทำงานได้ อย่างไรก็ตามฉันพบว่ามันไม่ทำงานเมื่อคุณต้องการกำหนด "ไม่ทำอะไรคงที่" บางrecordประเภทเนื่องจากค่าคงที่บันทึกต้องได้รับการระบุอย่างสมบูรณ์ (อย่างน้อย Modelsim บอกฉันอย่างนั้น) std_logic_1164แพคเกจที่กำหนดค่าสำหรับ'-' -- Don't care std_ulogicดูเหมือนว่านี่เป็นตัวเลือกที่ถูกต้องสำหรับความหมายที่ชัดเจนว่า "ไม่สนใจ" แต่ฉันไม่เคยเห็นมันมาใช้เลย (ยกเว้นในโครงสร้าง VHDL-2008 ที่ไม่เกี่ยวข้องcase?) Modelsim ใช้ค่า'X'เพื่อแสดงสัญญาณที่ไม่ได้กำหนด อย่างไรก็ตามฉันไม่แน่ใจว่าเครื่องมือการสังเคราะห์เข้าใจการ'X'มอบหมาย - อย่างชัดเจนว่า "ไม่สนใจ" ต่อไปนี้เป็นตัวอย่างโค้ดขนาดใหญ่เกินไปสำหรับการชี้แจงซึ่งฉันได้เตรียมข้อมูล'-'เบื้องต้นเกี่ยวกับการไม่สนใจสัญญาณด้วย ที่คุณสามารถดูสัญญาณcontrol.reg_write_addressสามารถมีค่าที่แตกต่างกัน 3: "----", และinstruction(11 downto 8); instruction(3 …

11 vhdl  synthesis  optimization 

ฉันทำงานกับการออกแบบ FPGA ขนาดใหญ่และฉันอยู่ใกล้กับขีด จำกัด ทรัพยากรของ FPGA ที่ฉันใช้อยู่ในปัจจุบัน Xilinx LX16 ในแพ็คเกจ CSG225 การออกแบบก็เกือบจะเสร็จสมบูรณ์แล้วอย่างไรก็ตามในขณะนี้จะไม่เหมาะกับ FPGA อีกต่อไป ฉันสามารถปิดส่วนต่าง ๆ เพื่อให้มันเข้ากันได้ แต่ฉันต้องลดการใช้ทรัพยากรเพื่อที่จะทำให้การออกแบบเสร็จสมบูรณ์และมีความต้องการด้านเวลาและขนาด ฉันต้องการทราบว่ามีเครื่องมือใดรายงานของเราที่สามารถช่วยฉันระบุว่าส่วนใดของการออกแบบของฉันใช้ทรัพยากรมากที่สุด การออกแบบของฉันไม่ได้ถูกแบ่งพาร์ติชันและแยกเป็นโมดูล VHDL มากกว่าหนึ่งโหลขึ้นไป รายงานจังหวะเวลาของ Xilinx นั้นยอดเยี่ยม แต่ตอนนี้ฉันต้องรู้ว่าฉันจะหาเงินได้ดีที่สุดในแง่ของการประหยัดพื้นที่ ฉันยังมีเวลายากที่จะบอกว่าชนิดของทรัพยากรที่ฉันหมดหรือสิ่งที่มีผลต่อทรัพยากรเหล่านั้น สิ่งที่น่ารำคาญอีกอย่างก็คือเมื่อการออกแบบมีขนาดใหญ่ขึ้นส่วนประกอบที่ใช้ในการกำหนดเวลาเริ่มล้มเหลวเนื่องจากการวางไม่เหมาะสม ปัจจุบันฉันใช้รายงานช่วงเวลา Post-Place และ Route Static และฉันใช้ SmartXplorer ฉันใช้กลยุทธ์การออกแบบเพื่อปรับให้เหมาะกับเวลา หลังจากปิดส่วนหนึ่งของการออกแบบของฉันเพื่อให้พอดีกับผลลัพธ์ต่อไปนี้คือบางส่วน: การใช้การลงทะเบียน slice: 42% การใช้ LUT จำนวน 96% ของคู่ LUT-FF ที่ใช้งานอย่างเต็มรูปแบบ: 38% นี่หมายความว่าฉันเบาในการลงทะเบียน มีเครื่องมือที่ช่วยให้นักพัฒนาเพิ่มประสิทธิภาพสำหรับพื้นที่หรืออย่างน้อยก็ให้ข้อมูลเชิงลึกเพิ่มเติมเกี่ยวกับรหัสของพวกเขา? …

11 fpga  vhdl  xilinx  spartan  optimization 

ฉันต้องการเข้าใจว่าการสร้างโครงสร้างในโค้ด VHDL แตกต่างกันอย่างไรใน RTL ทุกคนสามารถบอกความแตกต่างระหว่างโครงสร้างIf-Elseและ คำสั่ง Caseของกระบวนการใน VHDL ในแง่ของวิธีการที่โค้ดถูกอนุมานในวงจร RTL โดยเครื่องมือสังเคราะห์ได้หรือไม่ พิจารณากรณีของหลาย ๆ if-else ที่ซ้อนกันและผสม case-statement ด้วย if-elseสร้างขึ้นภายในกระบวนการ นอกจากนี้เมื่อใดที่จะใช้สิ่งก่อสร้าง? PS: ฉันได้เห็นคำถามที่เกี่ยวข้อง "หลายถ้างบในกระบวนการใน vhdl" แต่ที่ไม่ตอบคำถามของฉันในอย่างไรก็ตาม

11 vhdl  code-design  rtl 

ฉันเป็นนักเรียนวิศวกรรมไฟฟ้าและฉันกำลังศึกษาภาษาคำอธิบายฮาร์ดแวร์ที่เรียกว่า VHDL ฉันค้นหาบน Google เพื่อค้นหา IDE (ฉันใช้ mac) แต่ภาษานี้ดูเหมือนจะค่อนข้างตาย ดังนั้นนี่คือคำถามของฉัน: ในอนาคตงานของฉันในฐานะวิศวกรไฟฟ้า VHDL จะเป็นประโยชน์กับฉันหรือไม่ คุณใช้หรือไม่ ปรับปรุง: ขอบคุณทุกคนสำหรับคำตอบฉันผิดอย่างชัดเจนกับความประทับใจครั้งแรกของฉัน

11 vhdl 

ในกระทู้ความคิดเห็นเกี่ยวกับคำตอบสำหรับคำถามนี้: เอาต์พุตผิดใน VHDL เอนทิตีมันถูกระบุไว้: "ด้วยจำนวนเต็มคุณไม่สามารถควบคุมหรือเข้าถึงการเป็นตัวแทนตรรกะภายในใน FPGA ในขณะที่ SLV ช่วยให้คุณสามารถใช้เทคนิคเช่นการใช้โซ่ได้อย่างมีประสิทธิภาพ" ดังนั้นในสถานการณ์ใดบ้างที่คุณพบว่า neater to code โดยใช้เวกเตอร์ของการแสดงบิตมากกว่าการใช้จำนวนเต็มเพื่อเข้าถึงการเป็นตัวแทนภายใน และคุณได้ประโยชน์อะไรจากการวัด (ในแง่ของพื้นที่ชิปความถี่สัญญาณนาฬิกาความล่าช้าหรืออย่างอื่น)

11 fpga  vhdl