คำถามติดแท็ก high-speed

ปิด คำถามนี้จะต้องมีมากขึ้นมุ่งเน้น ไม่ยอมรับคำตอบในขณะนี้ ต้องการปรับปรุงคำถามนี้หรือไม่ อัปเดตคำถามเพื่อให้มุ่งเน้นที่ปัญหาเดียวโดยแก้ไขโพสต์นี้ ปิดให้บริการใน2 ปีที่ผ่านมา 10 กิกะบิตอีเธอร์เน็ตหมายความว่ามีการส่งข้อมูล 10 พันล้านบิตทุกวินาที แต่ฉันไม่เข้าใจว่าเป็นไปได้ทางกายภาพอย่างไร (นับ 100G Ethernet) ซีพียูที่เร็วที่สุดในวันนี้ทำงานที่ ~ 8GHz เท่านั้นแม้ว่าการส่งสัญญาณนั้นไม่จำเป็นต้องใช้ CPU แต่ก็ดูเหมือนว่าจะมีปัญหา ที่ 10G แต่ละบิตใช้เวลาเพียง 100 picoseconds และในช่วงเวลานั้นฉันคิดว่าการล่าช้าของเกตกลายเป็นปัญหา มันไม่ง่ายอย่างการตั้งค่าบรรทัดสูงหรือต่ำสำหรับแต่ละบิตแน่นอนว่าต้องมีทรานซิสเตอร์หลายร้อยตัวเพื่อส่งออกรูปคลื่นอีเธอร์เน็ตที่ซับซ้อน ดูเหมือนว่าจะมีปัญหามากขึ้นในตอนท้ายของการรับเนื่องจากรูปแบบของคลื่นจะต้องได้รับการสุ่มตัวอย่างในอัตราที่สูงมากและหากใช้ ADCs นั่นจะทำให้เกิดความล่าช้ามากยิ่งขึ้น

22 ethernet  delay  sampling  high-speed 

ฉันได้รับมรดกแอมป์ชาร์จ / วงจรการสร้างจากบรรพบุรุษของฉัน เมื่อเขาต้องการสร้างฟิลเตอร์ low-pass ด้วยการแปลงกระแสเป็นแรงดันเขามีวงจรมาตรฐานเช่น: จำลองวงจรนี้ - แผนผังที่สร้างโดยใช้CircuitLab เขาจะทำรอยเดียวสำหรับR9และC11และประสานพวกเขาไว้ด้านบนของกันและกันเช่นนี้: เขามีเหตุผลอะไรที่ต้องมีการออกแบบวงจรด้วยวิธีนี้ ฉันไม่ได้เห็นเทคนิคเฉพาะนี้ที่อื่น ในสายตาของฉันมันดูมีปัญหาทั้งจากมุมมองการชุมนุมและเพื่อลดเส้นทางป้อนกลับของตัวเก็บประจุ สำหรับสิ่งที่มีค่าวงจรจะต้องจัดการกับพัลส์ที่สั้นมาก (~ 4ns) แก้ไข: ขอบคุณสำหรับความคิดเห็นที่ลึกซึ้ง! คิดที่อยู่เบื้องหลังวงจรนี้เป็นจริงที่จะขยายพัลส์ที่สร้างขึ้นโดยในกรณีนี้ไดโอด PIN ตัวเก็บประจุคือ COG +/- 10% เพื่อเพิ่มความสับสนของฉันเกี่ยวกับวงจรนี้ฉันยอมรับว่าปรสิตเปลี่ยนแปลงโดยการซ้อน แต่ฉันควรจะพูดถึงว่าตัวเก็บประจุและตัวต้านทานมีทั้ง 0603 (ถ้ามันไม่ชัดเจนจากภาพ) ฉันคิดว่าถ้านักออกแบบมีความกังวลเกี่ยวกับปรสิตขั้นตอนแรกของเขาก็คือการลดขนาดส่วนประกอบ ฉันกำลังแก้ไขปัญหาอื่น ๆ บางอย่างกับบอร์ดและต้องการให้แน่ใจว่าฉันจะไม่พลาดสิ่งที่สำคัญในธุรกิจสแต็คนี้ ขอขอบคุณอีกครั้งสำหรับข้อมูลเชิงลึกที่มีประโยชน์

21 capacitor  resistors  filter  feedback  high-speed 

ฉันได้นำการออกแบบที่ใช้ PCIe มาใช้ มันค่อนข้างแตกต่างกันที่อินเตอร์เฟส PCIe ใช้เป็นช่องทางการสื่อสารแบบชิปต่อชิปบน PCB แผ่นเดียว (เช่นไม่มีคอนเน็กเตอร์ PCIe) รูทอุปกรณ์ที่ซับซ้อนคือ Freescale i.MX6 ซึ่งเป็นไปตามมาตรฐาน PCIe Gen 2 และอุปกรณ์ที่ฉันกำลังสื่อสารด้วยเป็นโมดูล Marvell WiFi ที่เป็นอุปกรณ์ที่รองรับ PCIe Gen 3 มันเป็นอินเทอร์เฟซเลนเดียวที่ทำงานที่ 2.5Gbps ฉันได้ทำการวัดค่าความสมบูรณ์ของสัญญาณโดยการบัดกรีขอบเขตความเร็วสูงด้วยโพรบดิฟเฟอเรนเชียลที่เหมาะสมที่ด้านขวาของแคปอินไลน์ที่แสดงด้านล่าง: สำหรับนาฬิกาแผนภาพตาดูค่อนข้างดี: แต่ข้อมูล TX ไม่มาก: ชิป WiFi มีการยุติการใช้งานบนชิปดังนั้นฉันจึงไม่เชื่อว่าฉันควรจะต้องมีการยกเลิกเพิ่มเติม แต่ฉันอาจผิดไป ฉันพบการลงทะเบียนบางอย่างที่สามารถตั้งค่าภายในโปรเซสเซอร์ i.MX6 สำหรับอุปกรณ์ต่อพ่วง PCIe แต่ฉันไม่แน่ใจว่าสิ่งที่พวกเขาทำจริง ๆ การทดลองและข้อผิดพลาดเล็กน้อยไม่ได้ทำให้ฉันอยู่ไกลมากเช่นกัน ฉันได้ตรวจสอบว่าเลย์เอาต์เป็นไปตามกฎการจัดเส้นทางที่เหมาะสมและ PCB นั้นสร้างขึ้นด้วยอิมพีแดนซ์ที่ถูกต้อง เห็นได้ชัดว่าฉันมีความกระวนกระวายใจบางอย่างในระบบ แต่มันก็ดูเหมือนว่าฉันมีปัญหาสะท้อนหรือไม่เน้น ฉันหวังว่าจะมีใครบางคนสามารถอธิบายสิ่งที่พวกเขาเห็นว่าผิดปกติด้วยตาของฉันและ / หรือแนะนำวิธีแก้ไขบางอย่าง …

18 layout  signal-integrity  pcie  high-speed 

ในทางทฤษฎีฉันไม่สามารถเห็นปัญหาได้หากคู่บิดมีปลายสายเคเบิลที่สิ้นสุด: - ตัวต้านทานเดี่ยว (R) ที่ตรงกับความต้านทานลักษณะของสายเคเบิลที่วางอยู่ทั้งสองด้านของคู่หรือ ตัวต้านทานสองตัว ( ) ข้ามปลายทั้งสองของคู่กับจุดกึ่งกลางที่ผูกไว้กับโล่ / หน้าจอR2R2\dfrac{R}{2} ในทางปฏิบัติเมื่อมองผ่านแผ่นข้อมูลฉันมักจะเห็นตัวเลือก 2 มากกว่าตัวเลือก 1 วันนี้ฉันต้องใช้ตัวเลือกที่ 2 เพราะตัวเลือกที่ 1 ทำให้เกิดการหน่วงเวลาที่เห็นได้ชัด (ประมาณ 2 หรือ 3ns) ระหว่างตัวนำทั้งสองที่ยาวกว่า 50 เมตรของสายเคเบิล เรื่องนี้ทำให้ฉันประหลาดใจและฉันก็สงสัยว่าทำไมมันถึงเป็นเช่นนั้น สัญญาณที่ผมขับที่ปลายด้านหนึ่งนั้นมีระดับตรรกะประมาณ 2V และมีความสมดุลอย่างมากในธรรมชาติ (ไม่มีความแตกต่างของเวลาที่มองเห็นได้หรือความแตกต่างของแอมพลิจูดที่สังเกตได้) คำถาม - เหตุใดตัวเลือกที่ 2 จึงควรดีกว่าตัวเลือกที่ 1 ในการตั้งค่าที่ฉันอธิบายไว้และเป็นไปได้หรือไม่ว่ามีบางสิ่งที่ดีกว่าในทางทฤษฎีเกี่ยวกับตัวเลือกที่ 2

15 cables  high-speed  characteristic-impedance  twisted-pair 

ฉันมีความกว้างพัลส์ 5 ns สูงออกมาจากตัวเปรียบเทียบที่ไม่ตรงกัน ฉันพยายามนับชีพจรนี้ ไมโครคอนโทรลเลอร์ปัจจุบันของฉัน (dsPIC33FJ) มีตัวนับแบบอะซิงโครนัสบนบอร์ดพร้อมสเป็คขั้นต่ำอย่างน้อย 10 ns ความกว้างพัลส์สูง ตัวเลือกของฉันคืออะไรที่จะยืด / ยืดพัลส์ 5 ns นี้เพื่อให้เคาน์เตอร์อ่านได้? ฉันเปิดให้เปลี่ยนไปใช้ไมโครคอนโทรลเลอร์ตัวอื่นหรือใช้เคาน์เตอร์ส่วนต่อที่มีคุณสมบัติมากกว่านี้ แต่ฉันต้องการใช้วงจรแบบพาสซีฟ / ธรรมดาแทน เป็นไปได้ไหม สิ่งที่ฉันค้นคว้ามาแล้ว: ฉันได้พยายามคาดคะเนตัวเก็บประจุ. 1uF ระหว่างสัญญาณเอาท์พุทและกราวด์ด้วยความหวังว่าการคายประจุจะช้าลง แต่สิ่งที่ทำก็คือบิดเบือนสัญญาณอย่างหนัก ฉันขอใช้ค่าที่ต่ำลงได้ไหม? ฉันค้นคว้าตัวอย่างและถือ IC แต่เวลาที่สั้นที่สุดที่ฉันสามารถหาได้คือประมาณ 200 ns ซึ่งไม่เหมาะสำหรับการสมัครของฉัน

13 microcontroller  counter  comparator  high-speed 

คำถามที่คล้ายกันถูกถามที่นี่: กฎ "สองบายพาส / ตัวเก็บประจุแยก" แต่คำถามนั้นเกี่ยวกับตัวเก็บประจุบายพาสแบบขนานโดยไม่พูดถึงขนาดของบรรจุภัณฑ์ (แต่คำตอบส่วนใหญ่ถือว่าเป็นชิ้นส่วนที่ขนานกันกับขนาดของบรรจุภัณฑ์ที่แตกต่างกัน) ในขณะที่อันนี้มีความเฉพาะเกี่ยวกับตัวเก็บประจุบายพาสแบบขนาน เมื่อเร็ว ๆ นี้ฉันได้เข้าร่วมหลักสูตรการออกแบบดิจิทัลความเร็วสูงที่อาจารย์บรรยายไปนานพอสมควรเพื่ออธิบายว่าประสิทธิภาพของตัวเก็บประจุสำหรับการแยกสัญญาณถูก จำกัด ด้วยการเหนี่ยวนำเกือบทั้งหมดซึ่งเกือบทั้งหมดเนื่องจากขนาดและตำแหน่งของมัน คำอธิบายของเขาดูเหมือนจะขัดแย้งกับคำแนะนำที่ให้ไว้ในเอกสารข้อมูลจำนวนมากซึ่งแนะนำให้ใช้ตัวเก็บประจุแยกหลายค่าแม้ว่ามันจะมีขนาดแพ็คเกจเท่ากันก็ตาม ฉันเชื่อว่าคำแนะนำของเขาคือ: สำหรับแต่ละขนาดแพ็คเกจเลือกความจุสูงสุดที่เป็นไปได้และวางให้ใกล้ที่สุดเท่าที่จะเป็นไปได้ ตัวอย่างเช่นในแผนผังจาก Lattice Semiconductor พวกเขาแนะนำต่อไปนี้: 470pF 0201 10nF 0201 1 ยูเอฟ 0306 Q1:ตัวเก็บประจุ 470pF นั้นช่วยได้จริงหรือ? Q2:ไม่เหมาะสมที่จะแทนที่ทั้งสามด้วยตัวเก็บประจุ 1uF เดียวในแพ็คเกจ 0201 หรือไม่? คำถามที่ 3:เมื่อคนพูดว่าตัวเก็บประจุที่มีมูลค่าสูงกว่านั้นมีประโยชน์น้อยกว่าที่ความถี่ที่สูงกว่านั้นมีสาเหตุมาจากความจุและจำนวนเท่าใดเนื่องจากขนาดแพคเกจที่เพิ่มขึ้นมักเกี่ยวข้องกับแคปขนาดใหญ่

12 pcb-design  decoupling-capacitor  high-speed 

ฉันกำลังกำหนดเส้นทาง PCB ที่ใช้การเชื่อมต่อ USB ร่องรอยคู่ที่ต่างกันนั้นอยู่ห่างกัน 10 ไมล์และมีความยาวต่างกันประมาณ 1 มม. มันจะเป็นปัญหาหรือไม่? อะไรคือความแตกต่างสูงสุดที่แนะนำในความยาวและระยะห่างขั้นต่ำระหว่างพวกเขา

12 usb  high-speed  differential 

จากความเห็นของเดวิดถึงคำตอบนี้ฉันเข้าใจว่ามันเป็นผลที่ไม่พึงประสงค์ในการออกแบบความเร็วสูง มีคนอธิบายรายละเอียดได้ไหม

12 high-speed 

ฉันกำลังทำงานกับการออกแบบฮาร์ดแวร์ไมโครคอนโทรลเลอร์ตัวแรกของฉัน ฉันมีชั้นเรียนของไมโครคอนโทรลเลอร์ในวิทยาลัย แต่มันมุ่งเน้นไปที่ด้านซอฟต์แวร์ของสิ่งต่าง ๆ และใช้บอร์ดพัฒนาที่สร้างไว้ล่วงหน้า (สำหรับ Freescale 68HC12) ฉันมีคำถามที่ฉันลังเลที่จะถามเพราะดูเหมือนว่าค่อนข้างธรรมดาและอาจชัดเจน แต่ในเวลาเดียวกันฉันไม่สามารถหาคำตอบที่ชัดเจนขณะค้นหาผ่านแผ่นข้อมูลหรือฟอรัมออนไลน์ ฉันได้ตัดสินใจใช้ชิปตระกูล STM32F7 และฉันพบปัญหานี้ในขณะที่วางแผนพลังงานพื้นฐานและการเชื่อมต่อภาคพื้นดิน ฉันเห็นจำนวนขา 12 Vdd บนแพ็คเกจ 144-LQFP (9xVdd + 1xVdda + 1xVddusb + 1xVddsdmmc) แต่มีเพียง 10 Vss pin กันอย่างรวดเร็ว: ฉันพิจารณาคร่าว ๆ ของ dsPIC33F ของ Microchip สำหรับโครงการนี้และฉันสังเกตเห็นความไม่สมดุลที่คล้ายกัน (7 Vdd pins และ 6 Vss pin) ฉันได้อ่านเอกสารการออกแบบฮาร์ดแวร์เบื้องต้นแล้วและความสำคัญของการแยกแคปที่วางไว้ใกล้กับอุปกรณ์สำหรับคู่ Vdd / Vss แต่ละคู่นั้นให้ความสำคัญกับการออกแบบความเร็วสูงเสมอ ฉันสงสัยว่าฉันควรทำอย่างไรกับพิน …

11 microcontroller  decoupling-capacitor  high-speed  decoupling 

ฉันสนใจที่จะพัฒนาจอแสดงผล OLED ที่มีอัตราเฟรมสูงมากซึ่งสามารถแสดงผลได้ ~ 1000fps ด้วยความละเอียดประมาณ 1200x800 หรือมากกว่านั้น เห็นได้ชัดว่ามีข้อกำหนดเกี่ยวกับแบนด์วิดท์ที่ค่อนข้างรุนแรงและอาจต้องใช้ FPGA ในการปรับใช้คอนโทรลเลอร์แบบกำหนดเองเนื่องจากคอนโทรลเลอร์การแสดงผลทั่วไปไม่ทำงานเร็วกว่า 60-120Hz ความเสี่ยงในการแสดงความไม่รู้ของฉันจริง ๆ ด้วยจอแสดงผล OLED "ดิบ" (ไม่มีตัวควบคุม) ฉันควรจะสามารถแสดงผลที่อัตราเหล่านี้ได้หรือไม่? ฉันแน่ใจว่าคอนโทรลเลอร์การแสดงผลใดก็ตามที่มาพร้อมกับจอแสดงผลจะไม่ช่วยเหลือดังนั้นฉันจะเริ่มต้นจากโค้ดควบคุมตัวอย่างสำหรับ FPGA

11 display  high-speed  oled 

ฉันมีการออกแบบที่ฉันมีไอซีความเร็วสูงและจำเป็นต้องใส่ตัวเก็บประจุบนสายแรงดันไฟฟ้าขาเข้าเพื่อรักษาเสถียรภาพของแรงดันไฟฟ้าและป้องกันจากการแหลมหรือการลดลง ฉันทำงานที่ 5v และระหว่าง 300 และ 500 mA การวิจัยของฉันระบุว่าฉันต้องการตัวเก็บประจุด้วยไฟฟ้าสำหรับแอปพลิเคชันนี้ แต่ฉันไม่รู้ว่าจะเลือกค่าความจุที่เหมาะสมได้อย่างไร นอกจากนี้ทำไมฉันไม่สามารถใช้ตัวควบคุมสำหรับจุดประสงค์นี้ไม่ได้ แผ่นข้อมูลสำหรับ IC ของฉันระบุว่าฉันควรใช้ตัวเก็บประจุ แต่ VR จะไม่ทำงานได้ดีขึ้นหรือไม่

11 capacitor  voltage-regulator  high-speed 

ก่อนปิด: นี่เป็นโปรเจ็กต์งานอดิเรกแบบครั้งเดียว (หรือสองครั้ง) ไม่มีอะไรจริงจังมากขึ้น ถ้านี่เป็นการออกแบบเชิงพาณิชย์ฉันจะไป 4 ชั้นพร้อมกัน (แม้ว่าฉันจะไม่ได้ออกแบบโครงการในตอนแรก) การทำเลเยอร์ 4 ชั้นเป็นที่ยอมรับได้ก็ต่อเมื่อจำเป็นเท่านั้น บอร์ดดังกล่าวมีราคาอย่างน้อยสองเท่าในปริมาณเหล่านี้และ PCB แบบ 2 ชั้นยังมีราคามากกว่าส่วนประกอบที่รวมกัน เป้าหมายคือการส่งสัญญาณ USB 2.0 ซึ่งส่วนใหญ่ไม่เป็นอันตรายระหว่างตัวเชื่อมต่อสองตัว (USB-B ถึง USB-A หญิงทั้งสอง) ไม่มีอะไรมาก PCB ของฉันไม่ได้ใช้สัญญาณจริง (หากจุดเหล่านี้ย้ายโพสต์ไปยังดินแดน "แคบเกินไป" อย่าลังเลที่จะเพิกเฉยต่อพวกเขา :-) ดังนั้นคำถามคือ: เป็นไปได้ด้วยผลลัพธ์ที่ยอมรับได้? แน่นอนว่าเป้าหมายหลักคือเพื่อให้สามารถสื่อสารด้วยความเร็วสูง (480 Mbit / s) ตามข้อมูลจำเพาะของ USB คู่ที่แตกต่างควรมีอิมพิแดนซ์ต่างกันที่ 90 โอห์มและอิมพีแดนซ์ที่มีลักษณะเป็นพื้นถึง 30 โอห์ม อย่างไรก็ตาม USB ดูเหมือนจะทนต่อการละเมิดเล็กน้อย SMSC app …

11 usb  pcb-design  high-speed 

เพื่อนร่วมงานและฉันได้สนทนาและไม่เห็นด้วยเกี่ยวกับวิธีต่าง ๆ สัญญาณความเร็วสูงสามารถจับคู่ความยาวได้ เราไปกับตัวอย่างของรูปแบบ DDR3 สัญญาณทั้งหมดในภาพด้านล่างเป็นสัญญาณข้อมูล DDR3 ดังนั้นจึงรวดเร็วมาก เพื่อให้คุณรู้ถึงระดับของภาพแกน X ทั้งหมดของภาพคือ 5.3 มม. และแกน Y คือ 5.8 มม. อาร์กิวเมนต์ของฉันคือว่าการจับคู่ความยาวที่ทำในการติดตามกลางในรูปภาพสามารถเป็นอันตรายต่อความสมบูรณ์ของสัญญาณแม้ว่าสิ่งนี้จะขึ้นอยู่กับสัญชาตญาณ แต่ฉันไม่มีข้อมูลที่จะสำรองข้อมูลนี้ ร่องรอยที่ด้านบนและด้านล่างของภาพควรมีคุณภาพของสัญญาณดีกว่าฉันคิด แต่อีกครั้งฉันไม่มีข้อมูลที่จะคืนการอ้างสิทธิ์นี้ ฉันต้องการฟังความคิดเห็นของคุณและประสบการณ์โดยเฉพาะเกี่ยวกับสิ่งนี้ มีกฎของหัวแม่มือสำหรับความยาวที่ตรงกับร่องรอยความเร็วสูงหรือไม่? น่าเสียดายที่ฉันไม่สามารถจำลองสิ่งนี้ในเครื่องมือ SI ของเราเพราะมันมีปัญหาในการนำเข้าโมเดล IBIS สำหรับ FPGA ที่เราใช้อยู่ ถ้าฉันทำได้ฉันจะรายงานกลับ

10 pcb-design  impedance-matching  high-speed  ddr  serpentine-trace 

ฉันพยายามสร้างเลย์เอาต์ที่ดีสำหรับหน่วยความจำแฟลช Quad SPI NOR MT25QL256ABA1EW9-0SIT ด้วย STM32 MCU ปัญหาของฉันคือฉันพบว่าชิปหน่วยความจำ pinout ค่อนข้างไม่สะดวก ฉันจัดการเพื่อสลับพินที่ด้าน MCU วิธีที่สัญญาณอยู่ติดกัน แต่ก็ยังคงเป็นเรื่องยาก ทำตามคำแนะนำเลย์เอาต์ Micron Quad spi ที่ฉันจัดการ: ไม่แยกระนาบกราวด์ต้นแบบ (นี่คือ PCB แบบ 2 เลเยอร์) ทำให้สัญญาณนาฬิกาสั้นและอาจโค้งงอน้อยที่สุด ไม่ใช้ VIAS สำหรับการกำหนดเส้นทางสัญญาณ อย่างไรก็ตามฉันไม่ได้จัดการ: เก็บอิมพีแดนซ์ที่เหมาะสมโดยการคำนวณสไตรไลน์ (มีพื้นที่ไม่มากและมีสัญญาณมาก) รักษาความยาวของสัญญาณที่คล้ายกัน นี่คือเค้าโครง: หลังจากขยายภาพจะเห็นชื่อเน็ตบนแผ่นชิปหน่วยความจำ ฉันต้องการถามคุณในความเห็นของคุณว่าการออกแบบนี้เพียงพอสำหรับการถ่ายโอนสัญญาณนาฬิกามากถึง 80 Mhz เพื่อวัตถุประสงค์ในการเปรียบเทียบรูปร่างสีชมพูที่ชิปอยู่ภายในมีขนาด 18 x 8 มม. เทรูปหลายเหลี่ยมของ GND ถูกวางไว้เพื่อให้มองเห็นได้ ฉันขอขอบคุณความช่วยเหลือทั้งหมด

10 pcb  stm32  spi  layout  high-speed 

ฉันมีการออกแบบ Serial-ATA Controller ที่ทำงานบนอุปกรณ์ Xilinx 7-series เกือบทุกชนิดยกเว้นอุปกรณ์ Artix-7 ซึ่งทำให้ฉันปวดหัว ... การออกแบบที่บริสุทธิ์ (SATA 6.0Gb / s, นาฬิกาออกแบบ 150 MHz) สามารถนำมาใช้กับ Artix-7 200T ของฉัน ถ้าฉันเพิ่ม ILA cores (เดิมชื่อ ChipScope) เวลาจะไม่เป็นไปตาม ฉันทำสิ่งที่ผ่อนคลายสถานการณ์: - เพิ่ม 2 ขั้นตอนไปป์ไลน์ในแต่ละแกน ILA - เพิ่ม 1 ขั้นตอนไปป์ไลน์ระหว่างตัวรับส่งสัญญาณ GTP และตรรกะ - ใช้ retiming, remap และการวางตำแหน่งกว้างเป็นกลยุทธ์การดำเนินงานทางเลือก ภาพนี้แสดงขั้นตอนการออกแบบปกติ แกน ILA นั้นอยู่ไกลจาก SATAController …

9 xilinx  routing  high-speed  timing-analysis  artix-series-fpga